具有包括掩埋晶粒停止层的顶侧金属化结构的功率半导体装置

半导体装置包括在宽带隙半导体层结构上延伸的多个栅极指。在栅极指上形成金属间电介质图案,所述金属间电介质图案包括覆盖相应栅极指的多个电介质指。在金属间电介质图案上以及在宽带隙半导体层结构的上表面的暴露部分上设置顶侧金属化。顶侧金属化包括在金属间电介质图案上以及在宽带隙半导体层结构的上表面的暴露部分上的第一导电扩散阻挡层、在第一导电扩散阻挡层的上表面上的导电接触层和掩埋在导电接触层内的晶粒停止层。

2021-11-02

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具有垂直浮动栅极的NOR存储单元的制造工艺

一种电可擦可编程非易失性存储单元,包括具有第一衬底区域和在横向方向上与所述第一衬底区域分离的沟槽区域、位于所述第一衬底区域和所述沟槽区域底部之间的沟道区域、与所述第一沟道部分绝缘并设置在所述第一沟道部分上方的导电控制栅极、与所述沟槽区域的底部和侧壁部分绝缘的导电浮动栅极、设置在所述控制栅极和所述第二浮动栅极部分之间的所述第二沟道部分上方的绝缘区域、与所述浮动栅极绝缘并电连接到所述衬底的所述沟槽区域的导电源极线以及与所述浮动栅极的尖端绝缘并设置在所属尖端上方的导电擦除栅极。

2021-11-02

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一种自对准顶栅铟锡锌氧化物薄膜晶体管及其制作方法

本发明涉及一种自对准顶栅铟锡锌氧化物薄膜晶体管及其制作方法,其是在无机钝化层与覆盖在无机钝化层上的第三绝缘层之间对应铟锡锌氧化物薄膜设有辐射吸收层,所述辐射吸收层上还设有相应的辐射反射层；所述辐射反射层表面均匀分布有若干个半球形反射面,采用以上技术方案使反射层有效的辐射反射,吸收层吸收极少量透过反射层的辐射,使吸收层不易分解,进而使铟锡锌氧化物薄膜不易分解,延长氧化物薄膜晶体管的寿命。

2021-11-02

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一种IGZO薄膜晶体管及其制造方法

一种IGZO薄膜晶体管及其制造方法,所述创新型结构IGZO薄膜晶体管包括：基底、背栅、背栅介电层、源极、漏极、IGZO层、顶栅介电层、顶栅极。所述背栅电极层水平位置上与漏区电极具有0.2μm的交叠长度,水平位置上距离源区电极18μm的长度；所述的IGZO有源层分为栅控区域的沟道区和非栅控区域的偏移区,沟道区长度20μm,偏移区长度0.1μm；所述的顶栅电极层水平位置上距离漏区电极0.1μm的长度,水平位置上与源区电极具有1μm的交叠长度。本发明制作的非对称双栅极IGZO薄膜晶体管,顶栅处偏移区的引入能够降低顶栅介电层中的峰值电场,提高器件的耐压特性。

2021-11-02

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场效应晶体管及制备方法、逻辑门操作实现方法

本发明提供一种场效应晶体管及制备方法、逻辑门操作实现方法,通过使用α-In-(2)Se-(3)纳米片形成沟道区,利用α-In-(2)Se-(3)受电压控制可以改变面内和面外的铁电极化特性,控制栅极和漏极至少一端的输入电压,可以改变沟道区的阻态来调节源极的输出电流,以根据该输出电流实现逻辑门操作。因此,使用本发明提供的单一的场效应晶体管,就能够实现多种逻辑门操作,这与利用传统的场效应晶体管实现逻辑门操作相比,本发明提供的场效应晶体管器件结构简单,尺寸更小。

2021-11-02

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低辐射漏电高压LDMOS器件

本发明提供了一种低辐射漏电高压LDMOS器件结构,该器件包括AB、AC和AD三个不同截面结构。相比传统高压LDMOS器件结构,本发明在AB截面和AD截面之间增加了一个AC截面结构。元胞区和非元胞区(场区)交界处往非元胞区一侧,即AC截面,补充注入了一个第一导电类型重掺杂区域,从而切断了辐射漏电途径,避免了总剂量辐射引起的器件漏电现象,降低了器件的关态损耗,提高了器件抗总剂量辐射能力。

2021-11-02

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一种分离栅VDMOS器件及制造方法

本发明提供一种分离栅VDMOS器件及其制造方法,具有沟槽介质层、3-D设计的P+区和倒U型控制栅,包括：第一导电类型半导体衬底、第一导电类型半导体外延层、第二导电类型阱区、第二导电类型重掺杂区、第一导电类型重掺杂区、第一分离栅槽、4个氧化层、SiN层、栅电极、分离栅电极、源极金属电极。本发明具有3-D设计的P+区和倒U型控制栅,P+区域采用3-D设计,不需要在两沟槽之间刻蚀源极接触孔,有利于减小器件元胞尺寸,在相同器件面积内增大沟道面积,提高电流能力,优化优值；沟槽侧壁为引入SiN的复合介质层；采用倒U型控制栅,可减小控制栅与分离栅的交叠,进一步减小器件的寄生栅源电容。

2021-11-02

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一种高压抗单粒子辐照的PSOI LDMOS器件结构

本发明提供一种高压抗单粒子辐照PSOI LDMOS器件结构,该器件包括P型衬底、深N型阱区、P型埋层、N型漂移区、P型阱区、局部埋氧层、源区P+注入、源区N+注入、栅氧化层、源区Ptop注入、局部场氧化层、漏极N+注入、多晶硅,本发明提出的结构,在不降低传统LDMOS击穿电压的情况下,通过局部SOI结构,制作出了Si-SiO-(2)的复合中心,可以减小电子空穴对的碰撞电离,能够让粒子束轨迹上的非平衡载流子快速复合,从而减小了瞬态电流的脉宽,提高了抗单粒子瞬态效应的能力。

2021-11-02

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沟槽型MOSFET器件及其制备方法

本发明公开了一种沟槽型MOSFET器件及其制备方法,该器件在外延层设置有沟槽,在沟槽内填充多晶硅,在多晶硅和沟槽之间设置有厚氧化层和薄氧化层,在对应薄氧化层的沟槽上端周围的外延层上设置有Pbody基区；在厚氧化层对应的外延层处设置有N+区层；在Pbody基区上方靠近沟槽的地方设置有N+源区,在沟槽的上方设置有绝缘介质层,在绝缘介质层和外延层上方设置有源金属层,在绝缘介质层上设置有接触孔,所述接触孔将接源金属层分别与N+源区和Pbody基区相连接,所述接触孔内设置有金属。本发明通过采用深沟槽和沟槽下部分的厚氧化层,提高了相同外延参数下器件的耐压,可以用更低电阻率的外延,从而优化了导通电阻Ron。

2021-11-02

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改善跨导的LDMOS器件结构

本申请涉及半导体集成电路制造技术领域,具体涉及一种改善跨导的LDMOS器件结构。改善跨导的LDMOS器件结构包括：基底层,基底层中形成横向相邻的沟道区和漂移区,沟道区和漂移区均从基底层的上表面向下延伸；栅结构,栅结构沿着基底层的表面,跨接在沟道区和漂移区之间,其栅结构的第一端部和第二端部,分别与沟道区和漂移区重叠；在漂移区中,远离沟道区的一侧形成第一漏端掺杂区,在第一漏端掺杂区与栅结构第二端部之间的漂移区位置处,形成第一场氧层,第二端部与第一场氧层重叠；在靠近栅结构第一端部位置处的沟道区中,形成源端掺杂区；漂移区下方位置处的基底层中形成耐压提高区,耐压提高区与漂移区纵向接触。

2021-11-02

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