单事件干扰稳定的存储器单元

单事件干扰(SEU)稳定的存储器单元包括：锁存器部分,该锁存器部分包括交叉耦合的锁存器；以及该锁存器部分中的至少一个交叉耦合电路路径,该至少一个交叉耦合电路路径包括串联连接的第一对竖直电阻器。

2021-11-02

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用于数据产生的数据线更新

在例如存储器装置或包含存储器装置的计算系统中与更新用于数据产生的数据线相关的设备及方法。更新数据线可包含更新多个数据线。所述多个数据线可响应于所述存取命令的接收而从所述存储器阵列提供数据。所述多个数据线还可响应于确定在存储器装置处接收的存取命令是未经授权的而更新。

2021-11-02

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一种混合解码方法、存储装置控制器及存储系统

本申请公开一种混合解码方法、存储装置控制器及存储系统,涉及解码技术,所述方法包括：利用第一解码器对待解码资料进行解码；当第一解码器解码失败时,将解码失败后的资料的比特位进行位翻转；将所述位翻转之后的资料输入第二解码器进行解码。通过将第一解码器解码失败之后的资料进行位翻转操作,然后将其输入第二解码器进行解码,可以提高解码效率,提升解码速度。

2021-11-02

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一种多涡旋铁电畴的多逻辑态存储单元及电力调控方法

本发明公开一种多涡旋铁电畴的多逻辑态存储单元及电力调控方法,由下往上包括依次设置的衬底、过渡层、下电极、铁电层、介电和铁电周期性多层复合薄膜层和上电极。根据铁电层、介电和铁电周期性多层复合薄膜层中剩余的极化方向,以及施加垂直于衬底的力的大小,确定多涡旋铁电畴的多逻辑态存储单元的状态。本发明的力电调控方法利用电力施加以后多涡旋铁电畴的多逻辑态存储单元的电导能力,确定存储单元中的逻辑态,有效地提高铁电存储器的存储密度,同时能够基于读取电流的大小来识别存储的逻辑态,读取逻辑态的过程不会对所存储的数据造成影响,实现了非破坏性的读取,铁电涡旋畴纳米级尺寸有助于铁电存储器实现小型化。

2021-11-02

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相变薄膜、相变存储器及相变存储器的操作方法

本发明提供了一种相变薄膜、相变存储器和相变存储器的操作方法,所述相变薄膜包括依次层叠的第一金属阻挡层、相变材料层和第二金属阻挡层,其中,在所述第一金属阻挡层和所述相变材料层之间设置有金属铋层,和/或,在所述第二金属阻挡层和所述相变材料层之间设置有金属铋层,由此,能够利用低表面自由能的金属铋层作为相变材料层的表面活性剂,在施加相应的脉冲后,使得金属铋层中的铋原子沿着相变材料层中的晶体晶界进行扩散,以细化相变材料层中的晶粒,提高相变材料层的相变速度,并减少相变材料层相变时体积的变化,提高器件的耐久性。

2021-11-02

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相变存储器及其控制方法和制作方法

本公开实施例公开了一种相变存储器及其控制方法和制作方法。所述相变存储器包括：由下至上依次层叠设置的字线、相变存储单元以及第一位线；所述相变存储单元包括相变存储层；其中,所述字线和所述第一位线垂直,所述相变存储单元与所述字线以及所述第一位线均垂直；n个第二位线,每个所述第二位线平行于所述第一位线,且每个所述第二位线环绕在所述相变存储层周围；其中,n为正整数。

2021-11-02

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阵列基板及显示面板

本申请公开了一种阵列基板及显示面板。显示面板包括显示区、开孔区、多条第一扫描线、多条第二扫描线、多条第三扫描线、多个第一移位寄存器单元、多个第二移位寄存器单元及补偿单元；第一扫描线沿第一方向穿过显示区；第二扫描线第一方向延伸至开孔区；第三扫描线沿第二方向延伸至开孔区；第一移位寄存器单元的输出端分别与对应的第一扫描线和第二扫描线连接,第二移位寄存器单元的输出端与对应的第三扫描线连接；第一扫描线穿过显示区与第二移位寄存器单元连接,补偿单元接入第二时钟信号线、第二移位寄存器单元以及第三扫描线组成的扫描信号回路。根据本申请实施例,能够对显示区两侧的走线电容差异进行补偿,降低扫描信号的延时差异。

2021-11-02

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半导体结构及其形成方法

一种半导体结构包括：衬底,具有前侧和背侧；静态随机存取存储器(SRAM)电路,具有形成在衬底的前侧上的SRAM位单元,其中,每个SRAM位单元包括交叉耦合在一起的两个反相器以及耦合至这两个反相器的第一传输门和第二传输门；第一位线,设置在衬底的前侧上并连接至第一传输门；以及第二位线,设置在衬底的背侧上并连接至第二传输门。本申请的实施例提供了半导体结构及其形成方法。

2021-11-02

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记录静电放电事件的电路和方法、集成电路、微控制单元

本申请实施例提供的一种记录静电放电事件的电路、集成电路、微控制单元和方法,所述电路包括检测电路,用于连接微控制单元MCU的待测端口,对所述待测端口的静电放电ESD信号进行检测,输出检测信号；泄放电路,用于根据所述检测信号对所述待测端口的ESD信号进行泄放；整形电路,用于对所述检测信号进行整形,将所述检测信号由模拟信号整形为数字信号；事件判断电路,用于根据所述整形后的检测信号判断是否产生了ESD事件,其中,若判断产生了ESD事件,则输出响应信号；响应电路,用于根据所述响应信号对所述ESD事件进行记录。采用本申请实施例提供的技术方案,可以对发生的ESD事件进行记录,便于后期对芯片的ESD事件分析跟踪。

2021-11-02

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检测三维存储器的结构缺陷的方法及三维存储结构

本申请提供了一种检测三维存储器的结构缺陷的方法及三维存储结构。该检测三维存储器的结构缺陷的方法包括：将三维存储结构的存储区导电层接地,其中,所述三维存储结构包括堆叠结构、设置在所述堆叠结构的存储区块上的至少一个位线触点、以及覆盖所述至少一个位线触点并与每个所述位线触点电连接的所述存储区导电层；以及对所述字线触点进行亮度电压对比检测。

2021-11-02

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