基于范围的显式数据流处理器和有关的计算机可读介质和方法

示例性的基于范围(reach)的显式数据流处理器以及有关的计算机可读介质和方法。基于范围的显式数据流处理器被配置为支持执行生产者指令,生产者指令是利用旨在消耗由生产者指令所生产的值的消费者指令的显式命名来编码的。基于范围的显式数据流处理器被配置为作为处理生产者指令的结果,将可用的生产值作为显式所命名的消费者指令的输入。基于范围的显式数据流处理器支持执行生产者指令,生产者指令基于使用生产者指令作为从生产者指令的相对参考点来显式地命名消费者指令。该基于范围的显式命名架构不需要指令被分组在指令块中,以支持用于消费者指令的显式命名的固定块参考点,并且因此不被限于仅在生产者指令的同一指令块内消费者指令的显式命名。

2021-11-02

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微处理器及其方法

本申请提供了一种微处理器及其方法。在一个实施例中,一种微处理器,包括：指令高速缓存器,其被配置为接收包括第一字节部分和第二字节部分的取指；边高速缓存标签阵列,其被配置为基于所述边高速缓存标签阵列的命中来用信号通知除了所述第一字节部分之外的所述第二字节部分的进一步处理；以及边高速缓存数据阵列,其被配置为存储所述第二字节部分的指令数据。

2021-11-02

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一种基于SR锁存器的异步微流水线控制器

本发明公开一种基于SR锁存器的异步微流水线控制器,包括：M级控制模块和M-1个汇合模块,各级控制模块包括握手单元和数据寄存器；握手单元的第一输入端与数据寄存器的使能端连接；相邻的两个握手单元通过汇合模块连接；相邻的两个数据寄存器连接,第i+1级握手单元的第二输入端与第i+1个汇合模块的第一输出端连接,第i+1级握手单元的第一输出端与第i个汇合模块的第二输入端连接,第i+1级握手单元的第二输出端与第i+1个汇合模块的第一输入端连接。本发明每级控制模块内部仅仅设置一个数据寄存器就能实现控制器自身的状态转换,不仅简化了流水线控制电路的整体结构,同时也加快了异步流水线的响应速度。

2021-11-02

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指令调度方法、人工智能芯片、计算机设备和存储介质

本申请涉及人工智能技术,特别涉及一种指令调度方法、人工智能芯片、计算机设备和存储介质。所述方法包括：在指令映射队列集内查询处于空闲状态的指令映射队列；当查询到空闲状态的指令映射队列时,从指令缓存中读出至少一个待执行指令集；将各所述待执行指令集依次写入不同的、且与所述指令映射队列对应的指令队列；以并行方式将不同所述指令队列的待执行指令集内的指令调度至执行单元,以使各所述执行单元对不同所述待执行指令集内的指令并行执行,且对相同所述待执行指令集内的指令按照指令顺序依次执行。采用本方法能够提高指令的执行效率,进而提升AI芯片的吞吐量和执行效率。

2021-11-02

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使用脉动阵列在并行计算机器中计算高效的跨通道运算

公开了一种用于促进使用脉动阵列在并行计算机器中计算高效的跨通道运算的装置。该装置包括多个寄存器和可通信地耦合到多个寄存器的一个或多个处理元件。一个或多个处理元件包括脉动阵列电路,用于对从多个寄存器中的单个源寄存器接收的源数据执行跨通道运算,该脉动阵列电路被修改以从单个源寄存器接收输入,并且将单个源寄存器的元素路由到脉动阵列电路中的多个通道。

2021-11-02

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一种运算装置、方法、介质及计算设备

本发明公开了一种运算装置、方法、介质及计算设备,其中该装置包括编译器、存储器、寄存器,以及控制器,其中,所述存储器用于在所述编译器和所述寄存器的作用下将所述Transformer模型的计算信息编译成规模化数据并储存,所述规模化数据至少包括按照时间和空间编译重组的运算指令及运算数据；所述寄存器用于从所述存储器中不间断的读取所述运算指令,并储存所述运算指令的相关信息；所述控制器用于根据所述寄存器读取的运算指令,以及所述运算指令的相关信息构建控制流,并按照流模式控制所述存储器选择相应的运算数据进行运算。本装置具有运算消耗小、运行速度快的优点。

2021-11-02

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数据处理方法、装置及电子设备

本发明公开了一种数据处理方法、装置及电子设备,该方法包括响应于同步控制指令,从预设的策略池中确定对数据进行同步的目标策略,然后根据目标策略,在预设的脚本库中选择与目标策略匹配的目标同步脚本,同时发送目标同步脚本至第一服务器中,并控制第一服务器运行目标同步脚本,以使第一服务器以目标时间间隔不断的从第二服务器中拉取新增的数据,采用本发明实施例,能够控制第一服务器持续的从第二服务器中拉取新增的数据,使第一服务器与第二服务器持续保持数据同步的目的,从而解决无法有效减少数据被破坏的程度以及数据丢失的技术问题。

2021-10-29

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一种数据处理装置

本发明公开了一种数据处理装置,包括：具有预设执行顺序的多个处理核,所述多个处理核包括首处理核和至少一个其他处理核；所述首处理核,用于发送指令,接收并执行根据所述指令获取的程序；每个所述其他处理核,用于接收并执行所述预设执行顺序中前一个处理核发送的程序。本发明实施方式提供的数据处理装置,无需由每个处理核分别从Memory中读取数据,从而降低了功耗,另外,各个处理核执行同一个完整的程序,避免了核之间的数据交换,降低了交换数据所带来的延时和功耗,提高了数据处理的效率。

2021-10-29

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指令排序

本发明公开了一种数据处理装置,该数据处理装置包括获得指令流的获得电路。该指令流包括屏障创建指令和屏障抑制指令。跟踪电路基于一个或多个依赖性将指令流中的每个指令发送到处理电路。该跟踪电路对屏障创建指令作出响应,以使一个或多个依赖性包括一个或多个屏障依赖性,在该一个或多个屏障依赖性中,前屏障指令在后屏障指令的发送之前被发送,该前屏障指令在流中的屏障创建指令之前发生,该后屏障指令在流中的屏障创建指令之后发生；该跟踪电路还对屏障抑制指令作出响应,以放松屏障依赖性,从而允许后抑制指令在前屏障指令之前被发送,该后抑制指令在该流中的该屏障抑制指令之后发生。

2021-10-26

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一种提升分支方向预测器预测准确度的方法

本发明公开了一种提升分支方向预测器预测准确度的方法,属于处理器的分支预测器设计领域。所述分支方向预测器在传统分支方向预测器的构成基础上增加分支更新备份器,分支更新备份器包括n路的备份表、HIT检查模块、CTR更新模块和备份地址选择器；所述备份表、HIT检查模块及CTR更新模块顺次连接,且所述备份表、HIT检查模块及CTR更新模块均与所述备份地址选择器连接。本申请相对于现有增加IUM模块的方法,尽可能地考虑分支指令的更多的历史方向,从而更有效地提升分支方向预测器的预测准确度,且通过实验证明,对TAGE预测器预测准确度的修复程度超过80％,有效地解决了TAGE预测器的延迟更新问题。

2021-10-26

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