示例性的基于范围(reach)的显式数据流处理器以及有关的计算机可读介质和方法。基于范围的显式数据流处理器被配置为支持执行生产者指令,生产者指令是利用旨在消耗由生产者指令所生产的值的消费者指令的显式命名来编码的。基于范围的显式数据流处理器被配置为作为处理生产者指令的结果,将可用的生产值作为显式所命名的消费者指令的输入。基于范围的显式数据流处理器支持执行生产者指令,生产者指令基于使用生产者指令作为从生产者指令的相对参考点来显式地命名消费者指令。该基于范围的显式命名架构不需要指令被分组在指令块中,以支持用于消费者指令的显式命名的固定块参考点,并且因此不被限于仅在生产者指令的同一指令块内消费者指令的显式命名。

本发明提出了一种基于FPGA的数组排序方法、系统及数据压缩方法。方法应用于FPGA数据压缩中,包括：获取待排序数组,待排序数组中的数据按照初始顺序排列,按照初始顺序对数据进行编号,获取初始序号；按照初始顺序从待排序数组中依次选取数据作为第一数据,比较第一数据与待排序数组中的数据的大小,通过标志位记录比较结果,将第一数据的标志位数值相加得到最终序号,最终序号即为第一数据在待排序数组中按升序排序的位置序号。本发明提供的基于FPGA的数组排序方法,只需将数组遍历一次即可完成数组的排序,且时间复杂度不受数据集影响,每一次排序的时间复杂度固定为O＝n,解决了现有排序算法排序时间长、排序耗时不固定的问题。