具体实施方式

在下文中，将更全面地描述本发明公开的各种实施例。本发明公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本发明公开的各种实施例限于在此公开的特定实施例的意图，而是应将本发明公开理解为涵盖落入本发明公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

本发明提供了一种基于FPGA的数组排序方法、系统及数据压缩方法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n，解决了现有排序算法排序时间长、排序耗时不固定的问题。

在本发明公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种基于FPGA的数组排序方法，方法流程图说明书附图1所示，具体方案如下：

一种基于FPGA的数组排序方法，应用于FPGA数据压缩中，包括如下步骤：

101、获取待排序数组，待排序数组中的数据按照初始顺序排列，按照初始顺序对数据进行编号，获取初始序号；

102、按照初始顺序从待排序数组中依次选取数据作为第一数据，比较第一数据与待排序数组中的数据的大小，通过标志位记录比较结果；标志位包括标志位数值和和标志位序号，标志位序号与初始序号对应，每个第一数据的标志位数量与待排序数组中的数据数量相同；

103、将第一数据的标志位数值相加得到最终序号，最终序号即为第一数据在待排序数组中按升序排序的位置序号。

具体地，101、获取待排序数组，待排序数组中的数据按照初始顺序排列，按照初始顺序对数据进行编号，获取初始序号。

在本实施例中，待排序数组包括但不限于一维数组。待排序数组中包括多个数据，数据按照初始顺序排列分布。初始顺序即为待排序数组中各数据的具体排序位置。根据初始顺序对数据进行编号，获取初始序号。

例如，待排序数组D＝{D0,D1…Dn}，数组中包含n+1个数据，初始顺序即为D0,D1…Dn。根据初始顺序进行编号得到初始序号，则D0为编号0，D1为编号1，D2为编号2……以此类推，Dn为编号n。

基于此，本实施例获取FPGA的计数器，通过计数器代替初始序号。每计算完一个数据的最终序号或每选取一次第一数据，计数器数值加1，则每个数据对应一个计数器数值。按照初始顺序计算每个数据的最终序号，则每个数据的初始序号对应各自的计数器数值。

具体地，102、按照初始顺序从待排序数组中依次选取数据作为第一数据，比较第一数据与待排序数组中的数据的大小，通过标志位记录比较结果。

在本实施例中，标志位包括标志位数值和和标志位序号，标志位序号与初始序号对应，每个第一数据的标志位数量与待排序数组中的数据数量相同。例如，标志位Flag[H]＝N，H即为标志位序号，N为标志位数值，在本实施例中，标志位数值为0或1。因此，可采用波形信号表述标志位，高电平为1，低电平为0。

例如，待排序数组D＝{D0,D1…Dn},按照初始顺序依次选取数据作为第一数据。首先，选取D0作为第一数据时，D0需要依次与D0～Dn进行比较，并通过标志位Flag[0]记录比较结果；其次，选取D1作为第一数据时，D1需要依次与D0～Dn进行比较，并通过标志位Flag[1]记录比较结果；接着，选取D2作为第一数据时，D2需要依次与D0～Dn进行比较，并通过标志位Flag[2]记录比较结果……依次类推，最终，选取Dn作为第一数据时，Dn需要依次与D0～Dn进行比较，并通过标志位Flag[N]记录比较结果。通过标志位记录比较结果，最终将标志位数值求和即可得到第一数据的排序位置。

标志位的获取具体包括：第一数据与待排序数组中的每一个数据进行比较，并通过标志位记录比较结果，

当第一数据大于待排序数组中的某一数据时，标志位数值记为1；

当第一数据小于待排序数组中的某一数据时，标志位数值记为0；

当第一数据等于待排序数组中的某一数据时，判断第一数据的初始序号是否大于数据的初始序号：若是，则标志位数值记为1，若否，则标志位数值记为0。

例如，待排序数组为D＝{D0,D1…Dn}，计数器数值为Cnt＝0～n，第一数据为Dx，使用n+1个标志位Flag记录Dx与D0～Dn的比较结果:

当第一数据大于待排序数组中的某一数据时，标志位数值记为1；Dx>D0：Flag[0]＝1

当第一数据小于待排序数组中的某一数据时，标志位数值记为0；Dx<D2：Flag[2]＝0

当第一数据等于待排序数组中的某一数据时，存在两种情况：(1)第一数据即为待排序数组中的某一数据。例如数组{D0,D1…Dn},选取D0作为第一数据Dx时，D0需要依次与D0～Dn进行比较,当第一数据Dx与D0比较时，此时Dx＝D0。(2)待排序数组中存在数值大小相同的数据。例如数组{D0,D1…Dn},其中，D0＝D1，选取D0作为第一数据Dx时，D0需要依次与D0～Dn进行比较,当第一数据Dx与D1比较时，此时Dx＝D0。

针对情况(1)，本实施例通过标志位序号和初始序号进行判断。判断第一数据的初始序号是否大于数据的初始序号：若是，则标志位数值为1，证明此时为情况(2)；若否，则第一数据的初始序号等于或小于数据的初始序号，则标志位数值为0。第一数据的初始序号等于数据的初始序号时，证明此时为情况(1)；第一数据的初始序号不等于数据的初始序号时，证明此时为情况(2)。

此外，本实施例引入了FPGA的计数器，计数器数值对应初始序号，可通过比较第一数据的计数器数值与数据的初始序号的大小。

Dx＝D1：Flag[1]＝0 or 1(当Cnt>1时Flag[1]＝1，当Cnt<＝1时Flag[1]＝0)

此外，本实施例还引入了FPGA内部时钟。数组排序方法在FPGA内部时钟驱动下进行，FPGA的排序动作，以及Count计数都是由FPGA内部时钟驱动。在一个时钟周期内，从待排序数组中选取数据作为第一数据并获取最终序号。即每一个时钟周期内，获取一个数据的最终序号。

假设待排序数组为D＝{D0,D1…Dn}，计数器数值为Cnt＝0～n，第一数据为Dx，使用n+1个标志位Flag记录Dx与D0～Dn的比较结果:

Dx>D0：Flag[0]＝1

Dx＝D1：Flag[1]＝0 or 1(当Cnt>1时Flag[1]＝1，当Cnt<＝1时Flag[1]＝0)

Dx<D2：Flag[2]＝0

……

Dx<Dn：Flag[n]＝0

将n+1个标志位相加，即Flag[0]+Flag[1]+…+Flag[n]＝Sum，Sum值则为Dx在升序排序后数组中的位置。

本实施例以说明书附图2-4的实验结果予以论证。说明书附图2为待排序数组{7，2，1，3，0，5，4，2}，说明书附图4为排序后的排序数组，说明书附图3为具体处理过程。根据实验结果可见，本实施例提供的数组排序方法，只需将数组遍历一次即可完成数组的排序，解决了现有技术的弊端。

如说明书附图3所示。待排序数组为{D0,D1,D2,D3,D4,D5,D6,D7}，横向为时间轴。以FPGA内部时钟为时间轴，按照时间顺序推进，依次选取D0,D1,D2,D3,D4,D5,D6,D7作为第一数据。纵轴为标志位，标志位记录第一数据与各数据的比较结果。以D1作为第一数据为例，此时Dx＝2，计数器数值Cnt＝1，待排列数组中D1＝D7＝2，存在数据数值相同的情况。Dx依次与D0,D1,D2,D3,D4,D5,D6,D7进行比较：

(1)2＜7，Dx小于D0，标志位Flag[0]＝0；

(2)2＝2，Dx等于D1，Cnt＝1，标志位Flag[1]＝0；

(3)2＞1，Dx大于D2，标志位Flag[2]＝1；

(4)2＜3，Dx小于D3，标志位Flag[3]＝0；

(5)2＞0，Dx大于D4，标志位Flag[4]＝1；

(6)2＜5，Dx小于D5，标志位Flag[5]＝0；

(7)2＜4，Dx小于D6，标志位Flag[6]＝0；

(8)2＝2，Dx等于D7，Cnt＜7，标志位Flag[7]＝0；

Sum＝Flag[0]+Flag[1]+Flag[2]+Flag[3]+Flag[4]+Flag[5]+Flag[6]+Flag[7]＝2

则D2在排序后的数组中排名序号为2，如说明书附图4所示。

本实施例提供了一种基于FPGA的数组排序方法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n，解决了现有排序算法排序时间长、排序耗时不固定的问题。

实施例2

本发明实施例2公开了一种基于FPGA的数组排序系统。在实施例1的基础上，将实施例1的方法系统化，具体结构如说明书附图5所示，具体方案如下：

一种基于FPGA的数组排序系统，应用于FPGA数据压缩中，包括数组获取单元1、比较单元2和排序单元3。具体内容如下

数组获取单元1：用于获取待排序数组，待排序数组中的数据按照初始顺序排列，按照初始顺序对数据进行编号，获取初始序号；

比较单元2：用于按照初始顺序从待排序数组中依次选取数据作为第一数据，比较第一数据与待排序数组中的数据的大小，通过标志位记录比较结果，标志位包括标志位数值和和标志位序号，标志位序号与初始序号对应，每个第一数据的标志位数量与待排序数组中的数据数量相同；

排序单元3：用于将第一数据的标志位数值相加得到最终序号，最终序号即为第一数据在待排序数组中按升序排序的位置序号。

其中，比较单元2还包括：

将第一数据与待排序数组中的每一个数据进行比较，并通过标志位记录比较结果，

当第一数据大于待排序数组中的某一数据时，标志位数值记为1；

当第一数据小于待排序数组中的某一数据时，标志位数值记为0；

当第一数据等于待排序数组中的某一数据时，判断第一数据的初始序号是否大于数据的初始序号：若是，则标志位数值记为1，若否，则标志位数值记为0。

此外，通过数组排序系统获取FPGA的计数器；

每选取一次第一数据，计数器数值加1，每个第一数据对应一个计数器数值；

当第一数据等于待排序数组中的某一数据时，判断计数器数值是否大于数据的初始序号：若是，则标志位数值记为1，若否，则标志位数值记为0。

在本实施例中，数组排序系统在FPGA内部时钟驱动下进行，FPGA的排序动作，以及Count技术都是由FPGA内部时钟驱动。

在一个时钟周期内，从待排序数组中选取数据作为第一数据并获取最终序号。

本实施例提供了一种基于FPGA的数组排序系统，在实施例1的基础上，将实施例1的方法系统化，使其更具实际应用性。

实施例3

本实施例在实施例1的基础上，提出了一种基于FPGA的数据压缩方法。将实施例1的基于FPGA的数组排序方法应用到具体的数据压缩中。

本实施例利用FPGA实现数据压缩算法，压缩算法中需要做大量的排序算法，传统排序算法复空间杂度与时间复杂度受数据影响比较大，不同的数据集进行排序时空间复杂度与时间复杂度均不相同。数据压缩方法过程中涉及到的数据排序，采用实施例1的方法进行排序。具体方案如下：

101、获取待排序数组，待排序数组中的数据按照初始顺序排列，按照初始顺序对数据进行编号，获取初始序号；

102、按照初始顺序从待排序数组中依次选取数据作为第一数据，比较第一数据与待排序数组中的数据的大小，通过标志位记录比较结果；标志位包括标志位数值和和标志位序号，标志位序号与初始序号对应，每个第一数据的标志位数量与待排序数组中的数据数量相同；

103、将第一数据的标志位数值相加得到最终序号，最终序号即为第一数据在待排序数组中按升序排序的位置序号。

本实施例提供了一种基于FPGA的数据压缩方法，基于FPGA实现压缩技术中，通过并行的方式处理排序算法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n，解决了FPGA压缩算法中排序时间长，且排序耗时不固定的问题。

本发明提供了一种基于FPGA的数据压缩方法、系统及数据压缩方法。基于FPGA的数组排序方法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n，解决了现有排序算法排序时间长、排序耗时不固定的问题。基于FPGA的数组排序系统，将上述方法系统化，使其更具实际应用性。基于FPGA的数据压缩方法，利用FPGA实现数据压缩，通过并行的方式处理排序算法，只需将数组遍历一次即可完成数组的排序，且时间复杂度不受数据集影响，每一次排序的时间复杂度固定为O＝n。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。