一种可提取芯片和电路板物理指纹的混合puf电路及提取方法
阅读说明：本技术 一种可提取芯片和电路板物理指纹的混合puf电路及提取方法 (Hybrid PUF circuit capable of extracting physical fingerprints of chip and circuit board and extraction method ) 是由 贺章擎 张宵 张月皎 万美琳 于 2021-07-13 设计创作，主要内容包括：本发明涉及一种可提取芯片和电路板物理指纹的混合PUF电路及提取方法。包括Arbiter PUF电路：包括能够产生两路片内延迟信号的N级开关延迟模块,以及仲裁器模块；芯片外部的延时电路：包括能够产生两路片外延迟信号的片外对称延迟模块,片外延迟信号与片内延迟信号叠加后得到的两路总延迟信号输入到芯片内部的仲裁器模块；本发明只需要用到4个Pad引脚和2个外部延迟生成模块,即可以生成2～(N)个激励响应对,对外部引脚和资源的消耗很小。由于外部延迟模块的两路延迟信号很难被探测,而且即使被探测也无法被伪造,而且任何改变外部电路板物理环境的尝试都会导致输出结果永久失效,且无法重建,因此具有很好的防篡改和防伪造效果。(The invention relates to a hybrid PUF circuit capable of extracting physical fingerprints of a chip and a circuit board and an extraction method. The circuit comprises an Arbiter PUF circuit: the system comprises an N-level switch delay module and an arbiter module, wherein the N-level switch delay module can generate two paths of in-chip delay signals; delay circuit outside the chip: the chip comprises an off-chip symmetrical delay module capable of generating two paths of off-chip delay signals, and an arbiter module which inputs two paths of total delay signals obtained by superposing the off-chip delay signals and the on-chip delay signals into the chip; the invention only needs 4 Pad pins and 2 external delay generation modules, and 2 can be generated N And the consumption of external pins and resources is small for each excitation response pair. Because two paths of delay signals of the external delay module are difficult to detect and cannot be forged even if the two paths of delay signals are detected, and any attempt of changing the physical environment of the external circuit board can cause the output result to be permanently invalid and cannot be reconstructed, the anti-falsification and anti-counterfeiting effect is good.)
技术领域
本发明涉及通信
技术领域
和信息安全领域，具体涉及一种可提取芯片和电路板物理指纹的混合PUF电路及提取方法。背景技术
物理不可克隆函数(PUF)是指，对一个芯片输入一个激励，利用芯片生产制造过程中不可避免的随机工艺偏差输出一个不可预测的响应的函数。正是因为芯片制造过程中的不可逆误差，每个芯片中PUF电路输出的响应才具有唯一性和不可复制性，即使芯片设计者和制造商也不能复制。PUF电路的上述特性在通信
技术领域
和信息安全领域具有非常重要的用途，比如PUF电路的输出可以作为芯片的唯一标识(ID)号，可以作为芯片的指纹或密钥进而实现芯片的身份标识认证，也可以用于知识产权(IP)保护，还可以用作真随机数发生器。目前，SRAM PUF、环形振荡器PUF、Arbiter PUF、SRPUF等都是在芯片内部实现的PUF电路，绝大部分的PUF电路只是利用芯片内部的工艺偏差来产生不可预测、不可复制的输出变量，但是均无法提取到电路板物理特征(如外部电路、芯片的封装和焊接等)的变化，就是说芯片外部电路或者芯片封装和焊接等的完整性受到破坏，芯片内部PUF电路的输出值并不会同步发生变化，我们可以理解为PUF电路的状态输出与芯片外部电路或封装和焊接等的完整性没有建立紧耦合和对应联系。当将带有PUF电路的芯片用于安全认证时，PUF电路并不具备提取电路板物理特征的能力，因此就有可能会导致认证系统出现安全漏洞。
如果将带有PUF电路的芯片与PCB电路板绑定，就可以实现电子产品的鉴别与防伪认证。特别的，如果芯片集成的PUF电路能够提取到电路板的细微物理特征(如外部电路特征、封装和焊接等)的不同，而产生不可复制和不可篡改的激励-响应对应关系，该对应关系就可以与电子产品绑定，作为该电子产品唯一不可复制的数字身份，从而有效实现物品流通管理和防伪溯源，对于防止假冒伪劣商品进入市场具有重要作用。但是，现有的技术存在较多的问题，例如生成密钥位数不足，资源消耗过大等，还不能被广泛使用。
发明内容
针对现有的PUF只能通过芯片内的工艺偏差产生响应，无法应用于芯片外电路板防伪的问题，本发明提供了一种可提取芯片和电路板物理指纹的混合PUF电路，其目的在于将片外电路板物理特征耦合到内部PUF响应产生流程中，任何将芯片拆卸或破坏外部线路等尝试进行伪造的行为都会破坏芯片与PCB板之间的联系，从而导致PUF的输出永久失效。
为实现上述目的，本发明提供了一种可提取芯片和电路板物理指纹的混合PUF电路，在外部资源(引脚、连线等)消耗极少的情况下，可以生成海量位数的数字密钥，能够有效地防止物理探测、篡改与伪造，可以为电子产品的防伪溯源提供一种高安全低成本的解决方案。
一种可提取芯片和电路板物理指纹的混合PUF电路，其特征在于，包括
Arbiter PUF电路：包括能够产生两路片内延迟信号的N级开关延迟模块，以及仲裁器模块；
芯片外部的延时电路：包括能够产生两路片外延迟信号的片外对称延迟模块，片外延迟信号与片内延迟信号叠加后得到的两路总延迟信号输入到芯片内部的仲裁器模块；仲裁器模块根据两路总延迟信号到达仲裁器输入口的先后顺序生成数字响应；
作为优选，N级开关延迟模块包括N个级联的二选二的多路开关级，N个级联多路开关在N比特激励信号C的控制下形成两条延迟路径，包括第一延迟路径和第二延迟路径，N为大于等于1的正整数。
作为优选，所述片外对称延迟模块为两路，包括第一对称延迟模块和第二对称延迟模块，当N个多路开关大于等于1时，第一延迟路径和第二延迟路径为第N个多路开关的输出,第一对称延迟模块和第二对称延迟模块的一端分别接第一延迟路径和第二延迟路径，第一对称延迟模块和第二对称延迟模块的另一端分别与仲裁器模块的两路输入连接。
作为优选，所述片外对称延迟模块为两路，包括第一对称延迟模块和第二对称延迟模块，当N个多路开关大于等于2时，第一延迟路径和第二延迟路径为第J个多路开关的输出,其中,J为正整数,且0<J<N,此时第一对称延迟模块和第二对称延迟模块的一端分别与第一延迟路径和第二延迟路径连接,另一端与第J+1个多路开关的输入连接,第N个多路开关的两路输出分别与仲裁器模块的两路输入连接。
作为优选，第一对称延迟模块和第二对称延迟模块的两端均通过Pad引脚串接在N级开关延迟模块与仲裁器模块之间；N级开关延迟模块通过芯片引脚Pad1和Pad2与外部延迟模块相连，芯片外部的延迟模块通过芯片引脚Pad3和Pad4与仲裁器模块相连。
作为优选，第一对称延迟模块和第二对称延迟模块的两端均通过Pad引脚串接在第J级开关延迟模块与第J+1级开关延迟模块之间；N级开关延迟模块通过芯片引脚Pad1、Pad2、Pad3和Pad4U与片外对称延迟模块相连。
一种可提取芯片和电路板物理指纹的混合PUF电路的提取方法，其特征在于，包括：
步骤1、当输入N比特二进制激励信号C时，芯片内部的N级开关延迟模块中的N个多路开关会在N位激励信号C的控制下形成两条延迟路径，第一延迟路径和第二延迟路径。
步骤2、两路延迟路径的输出通过芯片引脚Pad1和Pad2与外部第一对称延迟模块和第二对称延迟模块相连，通过上述方式形成两路总延时路径，第一总延时路径和第二总延时路径。将同一输入信号同时输入到上述两路总延时路径中，在工况下会产生两路不同的总延时信号，通过芯片引脚Pad3和Pad4输入到芯片内部的仲裁器模块，
步骤3、仲裁器模块根据两条延迟路径上总延迟信号到达输入口的先后顺序生成数字响应0或者1，从而生成2N个激励响应对。
作为另一种方案，一种可提取芯片和电路板物理指纹的混合PUF电路的提取方法，其特征在于，包括：
步骤1、当输入N比特激励信号C时，J个多路开关会在激励信号C的控制下形成两条延迟路径，第一延迟路径和第二延迟路径。
步骤2、芯片内部的N级开关延迟模块的第J个多路开关的输出通过芯片引脚Pad1和Pad2与外部第一对称延迟模块和第二对称延迟模块相连。外部第一对称延迟模块和第二对称延迟模块的输出经过芯片引脚Pad3和Pad4与芯片内部的第J+1多路开关的输入连接，第N个多路开关的两路输出分别再与仲裁器模块的两路输入连接。通过上述方式形成两路总延时路径，第一总延时路径和第二总延时路径。将同一输入信号同时输入到上述两路总延时路径中，在工况下会产生两路不同的总延时信号，
步骤3、仲裁器模块根据总延迟信号到达仲裁器输入口的先后顺序生成数字响应0或者1，从而生成2N个激励响应对。
和现有技术相比，本发明有以下的优点：本发明只需要用到4个Pad引脚和2个外部延迟生成模块，即可以生成2N个激励响应对，对外部引脚和资源的消耗很小。由于外部延迟模块的两路延迟信号很难被探测，而且即使被探测也无法被伪造，而且任何改变外部电路板物理环境的尝试都会导致输出结果永久失效，且无法重建，因此具有很好的防篡改和防伪造效果。
附图说明
图1是本发明实施例的具体电路结构。
图2是本发明另一实施例的具体电路结构。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，对本发明进行进一步详细说明。
本发明提供了一种可提取芯片和电路板物理指纹的混合PUF电路，包括芯片内部的Arbiter PUF电路和芯片外部的延时电路两部分，如图1所示。芯片内部的Arbiter PUF电路由一个N级开关延迟模块和一个仲裁器模块构成；芯片外部的延时电路由两路对称延迟模块构成，通过Pad引脚串接在芯片内部Arbiter PUF的N级开关延迟模块与仲裁器模块之间。可同时提取芯片和电路板物理特征的强PUF电路结构可将外部PCB电路板的物理特征耦合到PUF电路内，从而产生与PCB电路板相关的激励响应对应关系，任何改变电路板物理环境的尝试都会导致输出结果永久失效，且无法重建。
所述N级开关延迟模块可以采用但不限于用N个(N为大于1的正整数)二选二的多路开关构成，N个多路开关在N个激励信号C的控制下形成两条延迟路径，包括第一延迟路径和第二延迟路径。由于芯片在制造过程中存在不可避免的工艺差异，两条延迟路径在激励信号的控制下可以产生不同的片内延迟信号。
所述片外延迟电路中的两路对称延迟模块可以但不限于采用PCB板上的两根对称导线来实现，经过芯片引脚分别接入芯片内的第一延迟路径和第二延迟路径中。由于电路板在制造过程中的随机工艺差异，两条在设计时完全相同的片外延迟链在制造完成后也会有所差异，因此会产生两路不同的片外延迟信号。该片外延迟信号与片内延迟信号叠加后被输入到芯片内部的仲裁器模块中。仲裁器模块再根据两条延迟路径上总延迟信号的大小生成数字响应0或者1。
芯片内部的N级开关延迟模块通过芯片引脚Pad1和Pad2与外部延迟模块相连，芯片外部的延迟模块通过芯片引脚Pad3和Pad4与片内的仲裁器模块相连，这样就能够建立芯片与PCB板的紧耦合，进而可以产生唯一的激励-响应对应关系。
具体原理：由于PCB电路板在制造过程中的随机工艺差异，两条在设计时完全相同的片外延迟线在制造后也会有所不同，因此一定会引入一些细微偏差，导致其参数发生变化。参数的变化会导致片外线路的延时发生改变，将片外线路串接到芯片内部Arbiter PUF的的N级开关延迟模块与仲裁器模块之间，即可将该延时信息引入PUF生成响应的流程里面，产生与电路板物理特征相关的PUF响应值。由于这些细微偏差在生成响应后是能稳定保留下来的，任何将芯片拆卸或改变电路板物理环境的行为都会改变对应的参数，进而改变线路的延时，导致PUF的响应输出发生变化。再由于这些细微差异的产生完全是制造过程中随机产生的，所以对物理环境的重建也是无法实现的。因此，本发明可以实现PCB电路板与PUF输出的唯一对应，可以产生不可复制和不可篡改的激励-响应对应关系。
具体工作过程：如图1所示，当输入N位激励信号C时，N个多路开关会在N位激励信号C的控制下形成两条延迟路径----第一延迟路径和第二延迟路径。由于芯片在制造过程中存在不可避免的工艺偏差，故在理想状态下本应该对称的两条延迟路径在工况下所产生的延迟信号存在一定偏差，从而生成了两路不同的片内延迟信号。芯片内部的N级开关延迟模块通过芯片引脚Pad1和Pad2与外部两路延迟模块相连。由于电路板在制造过程中的随机工艺差异，两条在设计时完全相同的片外延迟模块在制造后也会有所差异，因此会产生两路不同的片外延迟信号，该片外延迟信号叠加在片内延迟信号上，最后通过芯片引脚Pad3和Pad4与片内的仲裁器模块相连，将总延迟信号输入到芯片内部的仲裁器模块，仲裁器模块再根据两条延迟路径上总延迟信号的大小生成数字响应0或者1。只需要用到4个Pad引脚和2条外部延迟线，就可以生成2N个激励响应对，对外部引脚和资源的消耗很小。
本发明生成的PUF响应与PCB电路板密切相关，若将芯片拆卸换到其他地方或改变焊接引脚以及PCB线路，都会导致PUF的输出结果发生变化。同时，每一次Pad引脚的焊接以及每一块PCB电路板产生的延时都是唯一的，任何改变电路板物理环境的尝试都会导致输出结果永久失效，且无法重建。
作为另一个实施例，如图2所示，芯片内部的Arbiter PUF电路由一个N级开关延迟模块和一个仲裁器模块构成；芯片外部的延时电路由两路对称延迟模块构成，通过Pad引脚串接在芯片内部Arbiter PUF的N级开关延迟模块中任意两个开关延迟模块之间。可同时提取芯片和电路板物理特征的强PUF电路结构可将外部PCB电路板的物理特征耦合到PUF电路内，从而产生与PCB电路板相关的激励响应对应关系，任何改变电路板物理环境的尝试都会导致输出结果永久失效，且无法重建。
具体工作过程：如图2所示，当输入N比特激励信号C时，J个多路开关会在激励信号C的控制下形成两条延迟路径，第一延迟路径和第二延迟路径。
芯片内部的N级开关延迟模块的第J个多路开关的输出通过芯片引脚Pad1和Pad2与外部第一对称延迟模块和第二对称延迟模块相连。外部第一对称延迟模块和第二对称延迟模块的输出经过芯片引脚Pad3和Pad4与芯片内部的第J+1多路开关的输入连接，第N个多路开关的两路输出分别再与仲裁器模块的两路输入连接。通过上述方式形成两路总延时路径，第一总延时路径和第二总延时路径。将同一输入信号同时输入到上述两路总延时路径中，在工况下会产生两路不同的总延时信号，
仲裁器模块根据总延迟信号到达仲裁器输入口的先后顺序生成数字响应0或者1，从而生成2N个激励响应对。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施方式，凡是属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
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