阅读说明：本技术 光掩膜制作方法 (Photomask manufacturing method ) 是由 董明 于 2020-07-20 设计创作，主要内容包括：本揭示公开一种光掩膜制作方法,包含下列步骤：提供集成电路(IC)设计布局；针对所述IC设计布局施行第一设计工艺,得到第一掩膜数据；施行第一验证工艺,判断出所述第一掩膜数据中不符设计规则的异常图案；仅针对包含所述异常图案的修正区域施行第二设计工艺,以得到第二掩膜数据；将所述第二掩膜数据中对应所述异常图案的掩膜数据部分替换所述第一掩膜数据中对应所述异常图案的掩膜数据部分,得到修正后的第一掩膜数据；及根据修正后的第一掩膜数据制作光掩膜。(The present disclosure discloses a method for manufacturing a photomask, comprising the following steps: providing an Integrated Circuit (IC) design layout; executing a first design process on the IC design layout to obtain first mask data; executing a first verification process to judge abnormal patterns which do not accord with the design rule in the first mask data; performing a second design process only on the corrected area containing the abnormal pattern to obtain second mask data; replacing the mask data part corresponding to the abnormal pattern in the first mask data with the mask data part corresponding to the abnormal pattern in the second mask data to obtain corrected first mask data; and manufacturing the photomask according to the corrected first mask data.)

光掩膜制作方法

技术领域

本揭示涉及集成电路的制造领域，特别涉及一种光掩膜制作方法。

背景技术

集成电路的制造流程中涉及光掩膜的制造与使用。目前对所需要的光掩膜的取得方式是依照光掩膜数据进行设计，之后再将验证过的光掩膜数据依需求制成用于集成电路制造的光掩膜。

然而，针对光掩膜数据的设计与验证工艺为计算密集的，其中包括判断光掩膜上的图案在感光层中产生的曝光构图及其关键尺寸的均匀度是否符合规范。

由于在每个集成电路中包含数以亿计的如晶体管的半导体器件，完全设计、处理与验证用于制作光掩膜所需要的光掩膜数据可能会花上几天甚至几周来执行。因此，一旦发现光掩膜中的图案在感光层中产生的曝光构图及其关键尺寸的均匀度不符合设计规则时，便需采用新的程序(recipe)并耗费更多时间重做光掩膜数据的设计与验证，因此增加了光掩模的制作成本。

发明内容

为了解决上述技术问题，本揭示提供一种光掩膜制作方法，可节省光掩膜的制作时间并改善光掩膜上的图案在感光层中产生的曝光构图的关键尺寸的均匀度。

在一实施例中，本揭示的光掩膜制作方法，包括下列步骤：

提供集成电路(IC)设计布局；针对所述IC设计布局施行第一设计工艺，得到第一掩膜数据；施行第一验证工艺，判断出所述第一掩膜数据中不符设计规则的异常图案；仅针对包含所述异常图案的修正区域施行第二设计工艺，以得到第二掩膜数据；将所述第二掩膜数据中对应所述异常图案的掩膜数据部分替换所述第一掩膜数据中对应所述异常图案的掩膜数据部分，以得到修正后的第一掩膜数据；及根据修正后的第一掩膜数据制作光掩膜。

于某些实施例中，所述异常图案位于所述IC设计布局上两邻近图块的图块边界上。

于某些实施例中，所述第一设计工艺及所述第二设计工艺采用应用光学邻近效应校正的设计软件。

于某些实施例中，所述第一验证工艺采用应用光学邻近效应校正的验证软件。

于某些实施例中，所述第一验证工艺还采用掩模规则检查及光刻工艺检查。

于某些实施例中，于所述根据修正后的第一掩膜数据制作光掩膜的步骤之前，还包括下列步骤：判断所述修正后的第一掩膜数据是否符合所述设计规则，若是则根据修正后的第一掩膜数据，制作光掩膜。

于某些实施例中，于判断所述修正后的第一掩膜数据是否符合所述设计规则之前，还包括下列步骤：将所述修正后的第一掩膜数据与所述第一掩膜数据进行比对，以核对所述修正后的第一掩膜数据。

于某些实施例中，所述异常图案的中心至所述修正区域的距离大于所述光掩膜应用的光刻光源的光学半径。

于某些实施例中，所述距离为所述光学半径的2-3倍。

于某些实施例中，所述光掩膜包括二元掩模或极紫外掩模。

透过本揭示所提供的光掩膜制作方法，当于验证IC设计布局时发现异常图案，无需应用新的程序(recipe)进行重新设计，仅需针对包含异常图案的修正区域重新进行局部设计，如此可较快的消除发生在图块边界处的图案异常现象，从而节省光掩膜的设计与制作时间并改善所制作光掩膜上的图案在感光层中产生的曝光构图的关键尺寸的均匀度，以利产出符合设计规则的半导体器件。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本揭示实施例的光掩膜制作方法的流程图。

图2是根据本揭示实施例的集成电路(IC)设计布局的照片。

图3是图2中区域100的放大情形，部分显示了IC设计布局中两邻近图块。

图4是图3中区域1000的放大示意图，显示了位于两邻近图块的边界处的异常图案。

图5是图4中异常图案的设计图案与其于感光层中产生的仿真曝光构图的重叠示意图。

图6是图3中区域1000的放大示意图，显示了针对位于两邻近图块的边界上异常图案的改善情形。

图7是图6中设计图案与其于感光层中产生的仿真曝光构图的重叠示意图。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[顶部]、[底部]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。

以下藉由图1-7说明本揭示的光掩膜制作方法。

请参照图1，显示了根据本揭示实施例的光掩膜制作方法1的流程图，所述光掩膜制作方法1主要包括下列步骤S10-S70：

首先，于步骤S10中，提供集成电路(IC)设计布局(layout)。所述IC设计布局由设计团队、设计工坊或设计公司(design house)所提供，包括基于所要制造的IC产品的规格而为所述IC产品设计的各种电路特征(以几何形状为代表)。电路特征对应于在各种材料层(例如金属层、介电层及/或半导体层)中形成的几何特征，所述各种材料层组合起来会形成IC产品的IC特征(组件)。举例来说，IC设计布局的一部分包括将在衬底(例如，硅衬底)中及/或在设置于所述衬底上的各种材料层中形成的各种IC特征。各种IC特征可包括有源区、闸极特征(例如，闸极介电质及/或闸电极)、源极/漏极特征、内连线特征、结合接垫特征、其他IC特征或其组合。

所述IC设计布局是以具有电路特征(几何图案)的信息的一个或多个数据文件(data file)呈现，例如图2所示的根据本揭示实施例的IC设计布局的照片。或者，所述IC设计布局可被表达成图形数据库系统(Graphic Database System)文件格式(例如，GDS或GDSII)，或被表达成如开放式工艺品系统互换标准(Open Artwork System InterchangeStandard)文件格式(例如，OASIS或OAS)的另一适合的文件格式。

接着，于步骤S20中，针对所述IC设计布局施行第一设计工艺，得到第一掩膜数据。

随着技术节点日渐变小，更多的器件及特征被包装到IC设计布局的相同区域中，且在光刻工艺中将使用较短的光源波长以帮助实现较小的技术节点。因此，所述第一设计工艺可采用应用光学邻近效应校正(Optical Proximity Correction，OPC)的设计软件，例如是Mentor Graphics公司的

nmOPC^TM软件。所述第一设计工艺先将IC设计布局划分成多个图块(tile)来产生掩模图案，所述多个图块例如是多边形的图块，接着得出每一图块对应的掩模曝光布局(mask shot map)的曝光单元(exposure shot)信息作为所述第一掩膜数据。图3是图2中区域100的放大情形，部分显示了集成电路设计布局中两邻近图块，所述两邻近图块显示为图块边界A所分隔的大体矩形的两个图块。

举例来说，所述第一设计工艺对于每一图块界定至少一个对应的曝光单元，包括于特定光源波长下的曝光量、曝光时间及/或曝光形状。于所述第一设计工艺采用应用OPC的设计软件时，还可采用光刻增强技术来补偿图像畸变及误差，例如因衍射、干扰及/或其他工艺效应而出现的畸变及误差，即可根据光学模型或光学规则向掩模图案增添辅助特征(例如，散射条纹(scattering bar)、衬线(serif)及/或锤形(hammerhead))来增强晶片上的最终图案的解析度及精确度，使得最终使用从掩模图案制作出的掩模、通过光刻工艺而在晶片(常称为最终晶片特征)上形成的最终图案展现出增强的解析度(resolution)及精确度。

举例来说，此处IC设计布局的长度或宽度可介于50微米(μm)到1毫米(mm)范围内。在一些实施例中，IC设计布局包括为约200×200平方微米(μm²)、100×300μm²、28×32μm²、20×30μm²等的多个图块。

接着，于步骤S30中，判断第一掩膜数据是否符合设计规则。步骤S30可施行第一验证工艺，以判断所述第一掩膜数据是否符合设计规则；若为是，则所述第一掩膜数据符合设计规则，所述IC设计布局的多个图块上不存在有异常图案，可继续执行步骤S70，并接着根据所述第一掩膜数据制作光掩膜；若为否，则所述第一掩膜数据不符合设计规则，所述多个图块上除了存在有正常图案外亦存在有异常图案，接着继续执行步骤S40。于步骤S60的所述第二次验证工艺中，于判断所述修正后的第一掩膜数据是否符合设计规则前，还可选择性的将所述修正后的第一掩膜数据与所述第一掩膜数据进行比对，以核对所述修正后的第一掩膜数据。

在此，步骤S30中的所述第一验证工艺亦可采用应用光学邻近效应校正(OpticalProximity Correction，OPC)的验证软件，例如是Mentor Graphics公司的

OPCverify^TM软件。在此，所述第一验证工艺可采用掩模规则检查(mask rule check，MRC)来检查在经受OPC工艺之后的掩模图案，以及可使用光刻工艺检查(lithography processcheck，LPC)，对将由IC制造商实作以制作IC装置的晶片制作工艺进行仿真。所述MRC工艺使用一组掩模创建规则(mask creation rules)，所述掩模创建规则可界定几何限制(geometric restriction)及/或连接性限制(connectivity restriction)，以补偿IC制造工艺中的变化。另外，在一些实例中，基于所产生的掩模图案，光刻工艺检查使用各种LPC模型(或规则)对掩模图像进行仿真，所述LPC模型可从由IC制作厂实作的实际处理参数导出。所述处理参数可包括与IC制造循环的各种工艺相关联的参数、与用于制造IC装置的工具相关联的参数及/或与制造工艺的其他方面相关联的参数。光刻工艺检查可将例如图像对比(image contrast)、焦深(“DOF”)、掩模误差灵敏度(mask error sensitivity)或掩模误差增强因素(“Mask Error Enhancement Factor，MEFF”)、其他适合的因素或其组合等各种因素考虑在内。在光刻工艺检查已创建仿真装置之后，如果仿真装置的形状不够接近满足预设设计规则，则将其判定为异常图案并同时标示出所述异常图案的坐标，从而判断出第一掩膜数据中不符设计规则的异常部分，如步骤S40所示。

具体的，于步骤S30判断出第一掩膜数据中具有不符合设计规则的情形后，接着于步骤S40中判断出第一掩膜数据中不符合设计规则的异常图案，并标示出所述异常图案的所在坐标及进一步规划出包括所述异常图案的修正区域。透过步骤S30-S40，可判断出所述第一掩膜数据中不符设计规则的异常图案，并规划出包括所述异常图案的修正区域。在此，图4是图3中区域1000的放大示意图，显示了位于两邻近图块的图块边界上的异常图案的放大示意图。图5是图4中异常图案的设计图案B与感光层中产生的仿真曝光构图B’的重叠示意图。在所述光刻工艺检查已创建仿真装置之后，如果仿真装置的形状如图4-5所示般不够接近满足预设设计规则，便针对所述第一掩膜数据判定并标示出光掩膜上异常图案的坐标，并规划出包括所述异常图案的修正区域C，例如是标示出图4内为修正区域C。在此，图4中除了修正区域C内的设计图案B以外的图案则为正常图案。在此，所述设计图案B的中心距所述修正区域C的边缘的距离需大于后续制成的光掩膜所应用的光刻光源的光学半径，且所述距离例如为所述光学半径的2-3倍，如此规划有助于节省后续施行的第二设计工艺的设计时间。于图4中，修正区域C的形状以长方形为例，但本发明并不限制修正区域C的形状，修正区域C亦可为正方形、圆形或多边形等有助于节省设计时间的其他形状。图5则显示了因仿真曝光构图B’的范围已超出设计图案B的四个边界儿使设计图案B被判断为异常图案的示意情形，故需针对包括所述设计图案B的修正区域C(参见图4)进行重新设计，以确保图案的正确性。

接着，于步骤S50中，仅针对包括所述异常图案的修正区域C施行第二设计工艺，得到第二掩膜数据，并将所述第二掩膜数据中对应所述异常图案的掩膜数据部分替换所述第一掩膜数据中对应所述异常图案的掩膜数据部分，得到修正后的第一掩膜数据。在此，所述第二设计工艺可采用相同于所述第一设计工艺的技术，例如为应用了光学邻近效应校正(Optical Proximity Correction，OPC)的设计软件，例如是Mentor Graphics公司的

nmOPC^TM软件。

接着，于步骤S60中，判断修正后的第一掩膜数据是否符合设计规则。步骤S60中施行第二次验证工艺，判断所述修正后的第一掩膜数据是否符合设计规则，若为是则所述修正后的第一掩膜数据符合设计规则，且所述IC设计布局上的所述多个图块上不存在有异常图案，可接着执行步骤S70，根据所述修正后的第一掩膜数据制作光掩膜；若为否，则所述修正后的第一掩膜数据仍不符合设计规则，所述IC设计布局上的所述多个图块上存在有异常图案，可接着重复施行步骤S30～S60至少一次，直至修正后的第一掩膜数据符合设计规则后始执行步骤S70以制作光掩膜。

在此，步骤S60中所述第二验证工艺亦可采用应用光学邻近效应校正(OpticalProximity Correction，OPC)的验证软件，例如是Mentor Graphics公司的OPCverify^TM软件。在此，所述第二验证工艺使用掩模规则检查(mask rule check，MRC)工艺来检查在经受OPC工艺之后的掩模图案，以及使用光刻工艺检查(lithography processcheck，LPC)，对将由IC制造商实作以制作IC装置的晶片制作工艺进行仿真。所述MRC工艺使用一组掩模创建规则(mask creation rules)，所述掩模创建规则可界定几何限制(geometric restriction)及/或连接性限制(connectivity restriction)，以补偿IC制造工艺中的变化。另外，在一些实例中，基于所产生的掩模图案，光刻工艺检查使用各种LPC模型(或规则)对掩模图像进行仿真，所述LPC模型可从由IC制作厂实作的实际处理参数导出。所述处理参数可包括与IC制造循环的各种工艺相关联的参数、与用于制造IC装置的工具相关联的参数及/或与制造工艺的其他方面相关联的参数。光刻工艺检查可将例如图像对比(image contrast)、焦深(“DOF”)、掩模误差灵敏度(mask error sensitivity)或掩模误差增强因素(“Mask Error Enhancement Factor，MEFF”)、其他适合的因素或其组合等各种因素考虑在内。

如前所述，当所述修正后的第一掩膜数据符合设计规则时，则不存在有异常图案。在此，图6相似于图4，亦为图3中区域1000的放大示意图，显示了位于两邻近图块的图块边界上的异常图案的改善情形，此时位于两邻近图块的图块边界上不存在有异常图案。图7是图6中异常图案的设计图案B与感光层中产生的仿真曝光构图B”的重叠示意图。经过步骤S50-S60的重新设计与验证，如图7所示，仿真曝光构图B”的范围已与设计图案B的四个边界相符，故可判定设计图案B为正常图案，可续行步骤S70。

本揭示的光掩膜制作方法适用于搭配如紫外(UV)光、深UV(DUV)光、或极UV(EUV)光等光源应用的如二元掩模(binary mask)、极紫外(extreme ultraviolet，EUV)掩模或其他类型的光掩膜制作。

简言之，本发明提供了一种光掩膜制作方法，包含下列步骤：

提供集成电路(IC)设计布局；针对所述IC设计布局施行第一设计工艺，得到第一掩膜数据；施行第一验证工艺，判断出所述第一掩膜数据中不符设计规则的异常图案；仅针对包括所述异常图案的修正区域施行第二设计工艺，以得到第二掩膜数据；将所述第二掩膜数据中对应所述异常图案的掩膜数据部分替换所述第一掩膜数据中所述异常图案的对应掩膜数据部分，得到修正后的第一掩膜数据；及根据修正后的第一掩膜数据制作光掩膜。

综合以上，透过本揭示所提供的光掩膜制作方法，当于验证IC设计布局时发现异常图案，无需应用新的程序(recipe)进行重新设计，仅需针对包含异常图案的修正区域重新进行局部设计，如此可较快的消除发生在图块边界处的图案异常现象，从而节省光掩膜的设计与制作时间并改善所制作光掩膜上的图案在感光层中产生的曝光构图的关键尺寸的均匀度，以利产出符合设计规则的半导体器件。相较于应用新的程序(recipe)进行重新设计，本发明的光掩膜制作方法中可节省近一半的设计时间而得到用于制作光掩膜的正确的掩膜数据。

虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。