具体实施方式

以下参考附图描述各种实施例，其中示出了示例性实施例。然而，所要求保护的发明可以以不同的形式体现并且不应被解释为受限于本文阐述的实施例。相同的附图标记始终指代相同的元件。因此，将不会针对每个图的描述，详细描述相同的元件。还应指出，附图只是为了便于对实施例的描述。它们并非旨在作为所要求保护的发明的详尽描述或对所要求保护的发明范围的限制。此外，所示实施例不需要具有所示的所有方面或优点。结合特定实施例描述的方面或优点不一定限于该实施例并且可以在任何其他实施例中实践，即使没有如此说明，或者即使没有如此明确地描述。这些特征、功能和优点可以在各种实施例中独立实现或者可以在其他实施例中组合。

在描述在几个附图中示意性描绘的示例性实施例之前，提供一般性介绍以进一步理解。如上所述，在典型的PLL电路中，为了补偿由温度变化引起的频率漂移，PLL电路可以移动VCO频率控制信号以将VCO的输出频率Fout带回到所需频率(例如，参考频率Fref×N)。然而，这样的VCO频率控制信号可能超出PLL电路的电荷泵的工作范围，这可能导致PLL锁定失败。可以使用开环温度相关的电压电路来生成温度相关电压以控制Fout并降低其对温度的敏感性。然而，这种开环补偿技术依赖于模型和仿真来预测VCO的温度变化和温度相关的电压电路是同步的。此外，这种开环补偿技术不会使得温度补偿的校准潜力最大化，因为温度相关电压可能不会接轨自(rail from)VCO的接地-电源范围，这可能不足以补偿高度温度相关的振荡器，比如7nm工艺的环形振荡器。

对于集成电路(IC)解决方案，已经发现通过在锁相环电路中使用闭环次级补偿环路，提供闭环温度跟踪环路来持续监测由温度引起的VCO控制信号变化，并提供适当的控制信号来补偿这种变化。

在本公开的各种应用中可以存在各种优点。没有哪个特别的优点是所有实施例都需要的，并且不同的实施例可以提供不同的优点。一些实施例的优点之一是，通过使用带宽小于PLL电路的主环路的带宽的闭合次级环路，温度补偿得到改善，同时保持PLL电路的稳定性，而无需了解VCO的确切温度特性。一些实施例的又一个优点是次级环路可以提供接轨自VCO的接地电压到电源电压的VCO控制信号，这提高了PLL电路的温度补偿能力。一些实施例的又一个优点是，通过提供补偿模式选择电路，用于使用主环路控制信号、次级环路控制信号、和/或开环温度相关电压控制信号来从各种可编程补偿模式中进行选择，在对VCO提供温度补偿方面实现了更大的灵活性。

因为上述实施例中的一个或多个是使用特定类型的IC来举例说明的，所以下面提供这种IC的详细描述。然而，应当理解，其他类型的IC可以受益于本文描述的一个或多个实施例。

可编程逻辑器件(“PLD”)是一种众所周知的集成电路，其可以通过编程来执行指定的逻辑功能。一种类型的PLD，即现场可编程门阵列(“FPGA”)，通常包括可编程单元块(tile)阵列。这些可编程单元块可以包括，例如，输入/输出块(“IOB”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环(“DLL”)等等。如本文所用，“包括(include)”和“包括(including)”是指包括但不限于此。

每个可编程单元块通常包括可编程互连和可编程逻辑。可编程互连通常包括通过可编程互连点(“PIP”)进行互连的大量不同长度的互连线。可编程逻辑使用可编程元件实现用户设计的逻辑，可编程元件可以包括例如函数发生器、寄存器、算术逻辑等等。

可编程互连和可编程逻辑通常通过将配置数据流加载到定义可编程元件如何配置的内部配置存储单元中来进行编程。配置数据可以通过外部设备从存储器(例如，从外部PROM)读取或写入FPGA。各个存储单元的集体状态然后决定了FPGA的功能。

另一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括两个或多个“功能块”，该两个或多个“功能块”连接在一起，并通过互连开关矩阵连接到输入/输出(“I/O”)资源。CPLD的每个功能块包括类似于可编程逻辑阵列(“PLAs”)和可编程阵列逻辑(“PAL”)器件中使用的那些的两级AND/OR结构。在CPLD中，配置数据通常存储在片上的非易失性存储器中。在某些CPLD中，配置数据存储在片上的非易失性存储器中，然后作为初始配置(编程)序列的一部分下载到易失性存储器中。

一般来说，这些可编程逻辑器件(“PLD”)中的每一个，器件的功能都由为此目的提供给器件的配置数据控制。配置数据可以存储在易失性存储器(例如，FPGA和某些CPLD中常见的静态存储器单元)、非易失性存储器(例如，某些CPLD中的闪存)或任何其他类型的存储器单元中。

其他PLD通过应用处理层(例如金属层)进行编程，该处理层以可编程方式互连器件上的各种元件。这些PLD被称为掩模可编程器件。PLD也可以通过其他方式实现，例如使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑器件”包括但不限于这些示例性器件，以及包含仅部分可编程的器件。例如，一种类型的PLD包括硬编码晶体管逻辑和可编程开关结构(fabric)的组合，该可编程开关结构可编程地互连硬编码晶体管逻辑。

如上所述，高级FPGA可以在阵列中包括多种不同类型的可编程逻辑块。例如，图1示出了示例性FPGA架构100。FPGA架构100包括大量不同的可编程单元块，包括多千兆位收发器(“MGT”)101、可配置逻辑块(“CLB”)102、随机存取存储器块(“BRAM”)103、输入/输出块(“IOB”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数字信号处理块(“DSP”)106、专用输入/输出块(“I/O”)107(例如，配置端口和时钟端口)、以及其他可编程逻辑108(例如数字时钟管理器、模数转换器、系统监控逻辑等等)。一些FPGA还包括专用处理器块(“PROC”)110。

在一些FPGA中，每个可编程单元块可以包括至少一个可编程互连元件(“INT”)111，其具有到同一单元块内的可编程逻辑元件的输入和输出端子120的连接，如图1顶部包括的示例所示。每个可编程互连元件111还可以包括到相同单元块或其他单元块中的相邻可编程互连元件的互连段122的连接。每个可编程互连元件111还可以包括到逻辑块(未示出)之间的通用布线资源的互连段124的连接。通用布线资源可以包括在包括互连段(例如互连段124)的轨道的逻辑块(未示出)和用于连接互连段的开关块(未示出)之间的布线通道。通用布线资源的互连段(例如互连段124)可以跨越一个或多个逻辑块。可编程互连元件111连同通用布线资源一起为所示出的FPGA实现可编程互连结构(“可编程互连”)。

在示例的实现方案中，CLB 102可以包括可以被编程以实现用户逻辑的可配置逻辑元件(“CLE”)112加上单个可编程互连元件(“INT”)111。BRAM 103除了包括一个或多个可编程互连元件以外，还可以包括BRAM逻辑元件(“BRL”)113。通常，单元块中包括的互连元件的数量取决于单元块的高度。在图示的例子中，BRAM单元块具有与五个CLB相同的高度，但也可以使用其他数字(例如，四个)。除了适当数量的可编程互连元件之外，DSP单元块106还可以包括DSP逻辑元件(“DSPL”)114。除了可编程互连元件111的一个实例之外，IOB 104可以包括例如输入/输出逻辑元件(“IOL”)115的两个实例。本领域技术人员将清楚，例如，连接到I/O逻辑元件115的实际I/O焊盘通常不限于输入/输出逻辑元件115的区域。

在图1的示例中，靠近管芯中心的(水平描绘的)区域(例如，由图1中所示的区域105、107和108形成)可用于配置、时钟和其他控制逻辑。从该水平区域延伸的列109(垂直描绘)或其他列可用于跨FPGA的宽度分布时钟和配置信号。

利用图1所示架构的一些FPGA包括破坏构成FPGA很大一部分的常规柱状结构的附加逻辑块。附加逻辑块可以是可编程块和/或专用逻辑。例如，PROC 110跨越多列CLB和BRAM。PROC 110可以包括各种部件，从单个微处理器到微处理器、存储器控制器、外围设备等的完整可编程处理系统。

一方面，PROC 110被实现为专用电路，例如，作为硬接线处理器，其被制造为实现IC可编程电路的管芯的一部分。PROC 110可以代表各种不同的处理器类型和/或系统中的任何一种，其复杂性从单个处理器(例如，能够执行程序代码的单个核)到具有一个或多个核、模块、协处理器、接口等的整个处理器系统。

另一方面，PROC 110从架构100中被省略，并且可以被所描述的可编程块的一个或多个其他种类所替换。此外，此类块可用于形成“软处理器”，其中可编程电路的各种块可用于形成可执行程序代码的处理器，如PROC 110的情况。

短语“可编程电路”可以指IC内的可编程电路元件，例如本文描述的各种可编程或可配置的电路块或单元块，以及根据加载到IC中的配置数据，选择性地耦接各种电路块、单元块和/或元件的互连电路。例如，图1所示的在PROC 110外部的部分(诸如CLB 102和BRAM103)可以被认为是IC的可编程电路。

在一些实施例中，直到将配置数据加载到IC中才建立可编程电路的功能性和连接性。一组配置数据可用于对诸如FPGA之类的IC的可编程电路进行编程。在某些情况下，配置数据被称为“配置比特流”。通常，如果不首先将配置比特流加载到IC中，可编程电路将无法运行或起作用。配置比特流有效地实现或实例化可编程电路内的特定电路设计。电路设计指定例如可编程电路块的功能方面和各种可编程电路块之间的物理连接。

在一些实施例中，“硬连线的”或“硬化的”(即不可编程的)电路被制造作为IC的一部分。与可编程电路不同，硬连线电路或电路块不是在IC制造之后通过加载配置比特流来实现的。硬连线电路通常被认为具有专用电路块和互连，例如，它们无需首先将配置比特流加载到IC(例如PROC 110)中即可运行。

在某些情况下，硬接线电路可以具有一种或多种操作模式，这些模式可以根据寄存器设置或存储在IC内一个或多个存储器元件中的值进行设置或选择。例如，可以通过将配置比特流加载到IC中来设置操作模式。尽管有这种能力，硬连线电路不被视为可编程电路，因为硬连线电路在作为IC的一部分被制造时就是可操作的并且具有特定功能。

图1旨在说明可用于实现包括可编程电路(例如，可编程结构)的IC的示例性架构。例如，一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块类型、逻辑块的相对大小以及在图1的顶部包括的互连/逻辑实现方案，纯粹是示例性的。例如，在实际的IC中，通常在CLB出现的任何地方都包括一个以上的相邻CLB行，以方便用户逻辑的有效实现，但是相邻CLB行的数量随着IC的整体尺寸而变化。此外，图1的FPGA图示了可以采用本文描述的互连电路的示例的可编程IC的一个示例。本文描述的互连电路可用于其他类型的可编程IC，例如CPLD或具有用于选择性地耦接逻辑元件的可编程互连结构的任何类型的可编程IC。

应当指出，可以实现本文描述的一个或多个实施例的IC不限于图1中描绘的示例IC，并且具有其他配置的IC或其他类型的IC也可以实施那些实施例。

参考图2的示例，图上示出了温度补偿PLL电路200，也称为PLL电路200。PLL电路200接收提供参考频率F_ref的参考信号214(也称为参考时钟信号214)，并产生输出信号216(也称为输出时钟信号216)。当PLL电路200工作在锁定模式时，输出信号216与参考信号214具有相位和频率关系。在一个示例中，在锁定模式下，输出信号216的频率F_out是参考频率F_ref的N倍，其中N是可编程的正整数。

PLL电路200包括主环路220(也称为PLL环路220)和次级环路222(也称为辅助环路222或温度补偿环路222)。主环路220包括相位频率检测器(PFD)电路202、电荷泵电路204、滤波器电路206(也称为环路滤波器电路206)、压控振荡器(VCO)208和分频器电路212(也称为反馈分频器电路212)。次级环路222包括PFD电路202、电荷泵电路204、补偿电路210、VCO208和分频器电路212。

如图2的例子所示，参考信号214耦接到PFD电路202。PFD电路202还接收反馈信号217，其频率为输出信号216的频率F_out的1/N，其中N是可编程正整数。PFD电路202产生指示参考信号214和反馈信号217之间的频率和/或相位差的输出信号219。反馈信号217由分频器电路212基于输出信号216产生。当PLL电路200工作在锁定模式时，反馈信号217可以具有与参考信号214相同的频率和/或相位。

PFD电路202耦接到电荷泵电路204。电荷泵电路204从PFD电路202接收信号219，并产生输出信号224。输出信号224可以包括响应于来自PFD电路202的信号219的偏置电压。电荷泵电路204的输出信号224可以耦接到环路滤波器电路206。

环路滤波器电路206可以包括任何合适的滤波器电路，包括例如低通滤波器。低通滤波器的例子包括电阻-电容(RC)滤波器、电阻-电感(RL)滤波器和电阻-电感-电容(RLC)滤波器。环路滤波器电路206产生VCO控制信号226(也称为Vctrl1)，并将VCO控制信号226提供给压控振荡器(VCO)208。在各种实施例中，环路滤波器电路206可以确定主环路220的环路动态，也称为主环路的稳定性，其指示主环路如何响应干扰(例如，参考频率F_ref的变化、分频器电路212的变化等)。环路滤波器电路206可用于抑制在信号224中的电压纹波或噪声。PLL电路200中环路滤波器电路206的一些设计折衷包括：例如，增加环路带宽可能降低稳定性，为获得更好的稳定性而进行的大量阻尼(damping)可能会降低速度并增加稳定时间(settling time)。在一些示例中，环路滤波器电路206是可编程的并且包括可编程电阻器和/或可编程电容器。

VCO电路208可产生振荡输出信号216，其中，响应于VCO控制信号226(例如，其偏置电压)，输出信号216具有更高的频率或更低的频率。可以将输出信号216提供给需要时钟信号的电路，该时钟信号的频率与参考信号214的F_ref具有关系(例如，N*F_ref)。

在图2的例子中，次级环路222包括补偿电路210。补偿电路从电荷泵204接收输出信号224，接收具有参考电压Vref的参考电压信号218，产生VCO控制信号228(也称为Vctrl2)，并将VCO控制信号228提供给VCO电路208用于控制输出信号216的频率F_out。在一些实施例中，参考电压Vref是基于电荷泵204的工作范围确定的。在一个示例中，确定参考电压Vref以确保信号224在电荷泵204的工作范围内。

参考图3，图中示出了次级环路222中的示例补偿电路300(例如，图2的补偿电路210)。补偿电路300包括运算放大器304和滤波器电路306(也称为环路滤波器电路306)。来自电荷泵204的具有电压V1的信号224被提供给运算放大器304(例如，在运算放大器304的非反相输入端)。运算放大器304还接收参考电压Vref 218(例如，在运算放大器304的反相输入端)。在一个示例中，Vref 218可以基于预定参考电压值来提供，或者由操作员在外部设置。Vref 218可以基于VCO电路的相位噪声性能来确定。运算放大器304的增益A可以基于PLL电路200的性能要求来确定。例如，可以选择更高的增益A，使得运算放大器304迫使信号224的电压V1在电压V1的电压变化范围内更接近参考电压Vref 218。

在各种实施例中，分压器可用于基于运算放大器304的参数将信号224缩放为在运算放大器304的非反相输入端处的输入电压。在那些实施例中，参考电压Vref 218可以被相应地缩放。

运算放大器304放大差分输入电压，即信号224的V1与Vref 218之间的电压差，并产生输出信号310。信号310的输出电压可被提供为A*(V1-Vref)。

环路滤波器306从运算放大器304接收信号310，并产生输出信号228。在一些实施例中，环路滤波器306是低通滤波器，并且被设计成使得次级环路222的环路响应慢于主环路220的环路响应，这提高了PLL电路200的稳定性。

参考图4A和4B的示例，图中示出了不带有次级环路222(图4A的曲线402和452)和带有次级环路222的温度补偿环路(图4B的曲线454和404)的PLL电路200的开环波特图(放大率和相位曲线)。如下文详细讨论的，在各种实施例中，次级环路222被设计为使得其不影响PLL电路200的稳定性。具体地，次级环路222可以被设计为(例如，使用Vref 218、运算放大器304和/或环路滤波器306的设计参数)使得在主环路220和次级环路222都启用的情况下运行的PLL电路200满足各种设计要求，包括例如相位裕度要求以确保PLL电路200的稳定性。

在图4A中示出的是PLL电路200的幅度曲线(magnitude curve)402和404。具体地，幅度曲线402对应于在次级环路222被禁用的情况下操作的PLL电路200。换句话说，幅度曲线402对应于仅在启用主环路220的情况下操作的PLL电路200。幅度曲线404对应于在启用次级环路222的情况下操作的PLL电路200。换句话说，幅度曲线404对应于在主环路220和次级环路222都启用的情况下操作的PLL电路200。

在图4B中示出的是PLL电路200的相位曲线452和454。具体地，相位曲线452对应于在主环路220启用而次级环路222禁用的情况下操作的PLL电路200。如幅度曲线402和相位曲线452所示，主环路220的相位裕度Pm1 456(例如，大约60°)是当主环路220的环路增益是1.0时(例如，其中响应的幅度是0dB)，在频率406处响应452的相位与–180°之间的差。相位曲线454对应于在主环路220和次级环路222都启用的情况下操作的PLL电路200。

如在图4A和4B的例子中所示，次级环路222被设计成使得在主环路220和次级环路222都启用的情况下操作的PLL电路200的相位裕度Pm2满足相位裕度要求。相位裕度要求可以基于主环路220的相位裕度Pm1 456。在一个示例中，次级环路222被设计为使得相位裕度Pm1和Pm2之间的差小于相位裕度Pm1的10％。在另一示例中，次级环路222被设计为使得相位裕度Pm1和Pm2之间的差小于相位裕度Pm1的1％。

在各种实施例中，可以确定环路滤波器306(例如，低通滤波器)的设计参数(例如，截止频率)以满足与主环路220和次级环路222一起启用的情况下操作的PLL电路200的设计要求。在一些实施例中，环路滤波器306被设计成使得次级环路222的环路带宽小于主环路220的环路带宽。在一个示例中，主环路220的环路带宽(例如，约1MHz)等于或大于次级环路222的环路带宽(例如，大约10KHz)的10倍。在该特定示例中，相位裕度Pm1和Pm2之间的差小于相位裕度Pm1的1％。

如在图5A、5B和5C的例子中所示，通过在PLL电路200中一起使用次级环路222和主环路220，温度变化对PLL电路200的影响(例如，VCO的频率漂移)得到补偿。具体地，次级环路222包括闭环温度跟踪环路，其连续监测温度变化，并向VCO 208提供适当的控制信号228以补偿温度变化。在图5A的例子中，示出了PLL电路200的电压曲线224-1和224-2。具体地，电压曲线224-1示出了当PLL电路200在次级环路222被禁用的情况下操作时信号224的电压对时间曲线。换言之，电压曲线224-1对应于仅在启用主环路220的情况下操作的PLL电路200。电压曲线224-2示了当PLL电路200在次级环路222启用的情况下操作时信号224的电压对时间曲线。换句话说，电压曲线224-2对应于在主环路220和次级环路222都启用的情况下操作的PLL电路200。

在图5B的例子中，示出了表示在相应时间的温差的温差曲线506。如图5B所示，在时间502和504之间，温度从温度Temp1改变到温度Temp2。在一个示例中，这种温度增加导致电压曲线224-1和/或224-2中的电压变化。

回看参考图5A，如电压曲线224-2所示，通过在PLL电路200中使用次级环路222，信号224-2的电压在时间502和504期间更稳定(例如，与信号224-1相比)。这通过使用次级环路222补偿温度变化来实现。参考图5C的例子，图上示出VCO 208的输出信号216的频率曲线。如图5C所示，由于使用次级环路222，温度变化对信号216的频率的影响降低，从而提供了VCO 208的输出信号216的更稳定的频率。

参考图6A、6B、6C和6D的例子，图中示出了环形VCO 600(例如，图2的VCO 208)。在各种实施例中，使用环形VCO的PLL电路比使用LC-槽(LC-tank)VCO的对应PLL电路，具有显著的面积优势，但其可能易于受温度变化影响，尤其是例如在诸如7nm工艺的高度缩放工艺中。通过使用次级环路222作为闭环温度跟踪环路，其连续监测由温度引起的电压变化并提供适当的控制信号以消除电压变化，使用环形VCO的PLL电路中的温度变化得到补偿，并且通过提供更稳定的输出频率提高了PLL性能。

如图6A所示，环形VCO 600是伪差分三级VCO。如图6B和6C所示，在环形VCO 600中，粗频率控制可以通过分别在电源路径620中使用pMOS晶体管和控制信号622(例如，coarse_b<5:0>)并在接地路径640中使用nMOS晶体管和控制信号642(例如，coarse_b<5:0>)而实施。如图6A和6D所示，环形VCO 600的精细频率调谐是通过使用各种控制路径实现的。例如，控制路径可以包括Kvco1路径，其使用控制信号606(也称为Kvco1信号606)分别控制环形VCO 600的三级的延迟单元的可变电容器(varactor)602-1、602-2和602-3。进一步例如，控制路径可以包括Kvco2路径，其使用闭合次级环路222的控制信号608(也称为Kvco2信号608)分别控制环形VCO 600的三级的延迟单元的可变电容器604-1、604-2和604-3。进一步例如，如图6D所示，控制路径可以包括Kvco3路径，其(例如，通过控制avss_reg)使用具有控制信号662(也称为Kvco3信号662)的nMOS电流源控制电路660。

参考图7和8的例子，包括其Kvco1、Kvco2和Kvco3路径的PLL电路(例如，具有图2的主环路220和次级环路222的PLL电路200)可以被编程以在各种补偿模式下操作。图7示出了补偿模式控制电路700，其中补偿模式控制信号Ctrl1 702和Ctrl2 706可以被编程(例如，分别使用开关704和708)以通过使用Vctrl1 226、Vctrl2 228、以及温度相关电压Vte 710生成Kvco1信号606、Kvco2信号608和Kvco3信号662，其中温度相关电压Vte 710由具有温度相关的电压电路712的开环生成。例如，Kvco1路径可用于主环路220(例如，主环路220的信号226用作Kvco1信号606)。进一步例如，Kvco2路径可以被编程为用于主环路220(例如，主环路220的信号226用作Kvco2信号608)或用于次级环路222(例如，次级环路222的信号228用作Kvco2信号608)。又例如，Kvco3路径可以被编程为用于次级环路222(例如，次级环路222的信号228用作Kvco3信号662)或用于具有温度相关电压电路712的开环。

参考图8的例子，图示了各种补偿模式802。例如，在“完全开环”模式下，主环路220的信号226被提供作为Kvco1信号606和Kvco2信号608，并且开环的Vte 710被提供作为用于温度补偿的Kvco3信号662。换言之，在“完全开环”模式下，次级环路222的信号228不用于温度补偿。

进一步例如，在“通过可变电容器的闭环，通过电流源的开环”模式下，主环路220的信号226被提供作为Kvco1信号606，次级环路222的信号228被提供作为Kvco2信号608(例如，通过可变电容器604-1、604-2和604-3提供用于补偿的闭环)，并且开环的Vte 710被提供作为Kvco3信号662(例如，通过电流源控制电路660提供用于补偿的开环)。

进一步例如，在“通过电流源的闭环”模式下，主环路220的信号226被提供作为Kvco1信号606和Kvco2信号608，并且次级环路222的信号228被提供作为用于温度补偿的Kvco3信号662(例如，通过电流源控制电路660提供用于补偿的闭环)。

进一步例如，在“通过可变电容器和电流源的闭环”模式下，主环路220的信号226被提供作为Kvco1信号606，并且次级环路222的信号228被提供作为Kvco2信号608(例如，通过可变电容器604-1、604-2和604-3提供用于补偿的闭环)和Kvco3信号662(例如，通过电流源控制电路660提供用于补偿的闭环)。

参考图9的例子，图上示出了基本上类似于图2的PLL电路200的PLL电路900，除了下面描述的差异。PLL电路900包括主环路220、次级环路222、和使用由温度相关的电压电路712产生的温度相关电压Vte 710的开环。温度相关电压Vte 710被提供给VCO 208用于输出信号216的频率(例如，在如上面参考图7和8所讨论的“完全开环模式”或“通过可变电容器的闭环、通过电流源的开环”模式中)的频率调谐。

应当指出，图1-9所示出的各种结构仅仅是示例性的并且不旨在限制超出在随后的权利要求中具体陈述的内容。本领域技术人员将理解，可以使用其他配置。各种实施例中的一个或多个元件可以通过软件、硬件(例如，专用集成电路(ASIC)、专用标准部件(ASSP)、可编程逻辑IC(例如，FPGA)上的逻辑)、固件和/或它们的组合来实现。实施例可以使用各种硬件资源来实现，例如DSP片、BRAM和FPGA的可编程资源；然而，在其他实施例中，可以使用数字信号处理器、微处理器、多核处理器、存储器和/或其他硬件。当以软件实现时，本发明的实施例的单元本质上是执行必要任务的代码段。程序或代码段可以存储在处理器可读存储介质或器件中，其可以通过体现在传输介质或通信链路上的载波中的计算机数据信号被下载。处理器可读存储器件可以包括任何可以存储信息的介质，包括光学介质、半导体介质和磁介质。处理器可读存储器件示例包括电子电路；半导体器件、半导体存储器件、只读存储器(ROM)、闪存、可擦除可编程只读存储器(EPROM)；软盘、CD-ROM、光盘、硬盘或其他存储器件。代码段可以通过诸如互联网、内部网等计算机网络下载。

尽管已经示出和描述了特定的实施例，但是应当理解，其并不旨在将所要求保护的发明限于优选实施例，并且对于本领域技术人员显而易见的是，可以进行各种改变和修改，而不背离要求保护的发明的精神和范围。因此，说明书和附图应被认为是说明性而非限制性的。要求保护的发明旨在覆盖替代，修改和等同物。