具体实施方式

所描述的示例与ADC相关，ADC包括用于确定来自ADC的输出数字码的LSB的迟滞。具有迟滞控制的ADC的一个示例使用是在开关调节器内，如下所述。

图1示出了在一个示例中的开关调节器100。示例开关调节器100包括粗调控制电路110、ADC 115、延迟线脉冲宽度调制器(DLPWM)120、晶体管驱动器130、晶体管M1和M2、电感器L1、电容器C1和误差放大器140。图1中的两个或更多个部件可以在相同的半导体衬底(相同的管芯)上制造。在一个示例中，图1中的所有部件均是在相同的半导体衬底/管芯上制造的。在其他实施方式示例中，图1中的除了电感器L1之外的所有部件均是在相同的半导体衬底上制造的。

晶体管M1在图1的示例中被示出为n型金属氧化物半导体场效应晶体管(NMOS)，并且晶体管M2被示出为p型金属氧化物半导体场效应晶体管(PMOS)。在其他实施方式中可以使用不同类型的晶体管(例如，NMOS代替PMOS、PMOS代替NMOS、双极结型晶体管代替MOS晶体管等)。晶体管具有控制输入和一对电流端子。MOS晶体管的控制输入是栅极，并且电流端子是源极和漏极。双极结型晶体管的控制输入是基极，并且电流端子是发射极和集电极。

开关调节器100接收输入电压VIN并且生成经调节的输出电压VOUT。粗调控制电路110接收输入电压VIN、目标输出电压(目标VOUT)和开关调节器的每个循环的时间周期(Tper)作为输入。粗调控制电路110生成电流Iton，该电流对由DLPWM 120生成到驱动器130的PWM信号(PWM OUT 127)的脉冲宽度编码。Iton对晶体管M1(也称为高侧晶体管)在开关调节器的操作的每个周期期间应导通的时间长度进行编码。在该示例中，ADC 115是电流ADC，其将模拟Iton电流转换为数字码，该数字码被示出为CONTROL_COARSE 116并提供给DLPWM120。ADC 115包括迟滞电路700，其在下面描述。

DLPWM 120包括解码器121、多个延迟元件122a、122b、...、122n(单独地和共同地，延迟元件122)和与非门123。时钟信号(CLOCK)(或其他类型的触发信号)被提供给DLPWM120并且被延迟了由DLPWM 120基于CONTROL_COARSE 116实施的时间量。DLPWM 120的延迟元件122串联连接，并且因此每个延迟元件122接收前面的延迟元件的输出，其中延迟元件122a接收时钟输入CLOCK，并且最后的延迟元件122n将其输出提供给与非门123的输入。与非门123的另一个输入接收时钟输入CLOCK。延迟元件122通常都实施相同量的时间延迟。在一个示例中，每个延迟元件的时间延迟是1.2纳秒(ns)。此外，在一个示例实施方式中，DLPWM包括256个延迟元件122(n是256)。

解码器121从ADC 115接收CONTROL_COARSE 116。CONTROL_COARSE 116是m位二进制值。在一个示例中，m是8，这意旨CONTROL_COARSE 116是8位值。解码器121将m位值转换为多位数字控制值，其中每个控制位125a-125n被提供给相应的延迟元件122。控制位125a被提供给延迟元件122a，控制位125b被提供给延迟元件122b，以此类推。每个控制位125启用或禁用相应的延迟元件，即控制相应的延迟元件是使该延迟元件延迟其输入上的(来自前面的延迟元件的)信号还是在没有添加任何延迟(旁路模式)的情况下，使输入信号被提供到延迟元件的输出。对于为S的CONTROL_COARSE 116的值，以122a开始的串联链中的前S个延迟元件被配置为添加延迟，并且剩余的256-S个延迟元件122被配置为它们的旁路模式(无附加延迟)。例如，对于为15(十进制)的CONTROL_COARSE值，以122a开始的前15个延迟元件被配置为延迟，并且剩余的241个延迟元件被配置为旁路模式。在256个延迟元件中的每一个引入1.2ns延迟并且CONTROL_COARSE116可以指示哪些延迟元件提供额外延迟以及哪些被配置为旁路模式的示例中，DLPWM 120可以以1.2ns的增量引入1.2ns和307.2ns之间的总时间延迟。

与非门123的输出是PWM输出信号127并提供给驱动器130。驱动器130为相应的晶体管M1和M2生成栅极驱动信号131和132。栅极驱动信号131使晶体管M1导通和截止，栅极驱动信号132使晶体管M2导通和截止。晶体管M1和M2的漏极在开关节点(SW)处连接在一起。电感器L1连接在开关节点SW和电容器C1之间。电感器L1和电容器C1之间的连接点是开关调节器的输出节点135。

VOUT被提供给误差放大器140(其实现增益G)的输入。误差放大器140的另一个输入是目标VOUT电压。误差放大器140放大目标VOUT电压与来自输出节点135的实际输出电压VOUT之间的差值。在一个示例实施方式中，不是从输出节点135向误差放大器提供VOUT，而是从连接在输出节点135和地之间的电阻分压器(未示出)获取到误差放大器的反馈电压，从而向误差放大器提供缩放的VOUT。在该示例中的目标VOUT也可以类似地按比例缩小。误差放大器140的输出是CONTROL_FINE 141并且对VOUT实际是什么与应该是什么(目标VOUT)之间的差值进行编码。CONTROL_FINE 141是提供给每个延迟元件122以微调由每个延迟元件引入的延迟量的信号。在一个示例中，CONLTROL_FINE 141针对每个延迟元件122的标称1.2ns提供50％到100％的调整，导致每个延迟元件的可配置时间延迟范围为0.6ns到1.2ns。

ADC 115采用迟滞来产生输出数字码(CONTROL_COARSE)。图2图示了输入到ADC115的示例模拟输入信号202(例如，Iton)，如图所示，该示例模拟输入信号202随着对应输出数字码210(CONTROL_COARSE 116)的向上行进而斜升。在模拟输入信号202的向上行进期间，ADC 115对模拟输入信号进行采样并输出对应于每个采样的输入的数字码。

然而，在220处，模拟输入信号220改变方向并减小。模拟输入信号202在218和220处获取的样本之间增加，但然后在随后的一对样本220和221之间降低。ADC 115确定是否接受和使用(例如，提供给DLPWM 120)对应于221处的模拟输入信号的样本的数字码225。在示例迟滞技术中，在检测到模拟输入信号202的方向变化之后，如果新数字码与前面的输出数字码相差超过一个迟滞值，则将来自ADC 114的新数字码提供为输出数字码(CONTROL_COARSE 116)。迟滞值被预设或可配置到ADC 115中。迟滞值在230处显示为“1LSB”，其对应于RANGE/(2^m)的模拟信号差，其中RANGE是模拟输入信号范围，并且m是由ADC 115生成的数字码的位数。例如，对于0A到5A(RANGE＝5)的模拟输入范围和3位ADC 115，1LSB对应于0.625A。在图2的示例中，在模拟输入信号202的方向改变之后，新数字码225(对应于模拟输入信号202的样本221)与前面的数字码220相差(其在数字码正在减小的示例中是比其小)不超过1LSB，因此不向DLPWM 120提供新数字码221，而是继续使用数字码220。然而，下一个数字码227(对应于样本222)与当前使用的数字码220至少相差(比其小)1LSB，并且因此新数字码227被提供给解码器121并由解码器121使用。模拟输入信号202再次在240处改变方向。使用上述相同原理，ADC 115跳过在样本241处生成的数字码242，因为数字码242与当前使用的码240相差(在数字码现在正在增加的该示例中是比其大)不超过迟滞值。随后，对应于样本243的数字码244被确定为比码240大得大于迟滞值，因此被提供给DLPWM 120。

图3是生成Iton电流的粗调控制电路110的示例的框图。在图3的示例中，粗调控制电路110包括耦合到乘法/除法电路320的电压缩放电路304、316、318和322。VIN耦合到电压缩放电路604，其将输入电压缩放到与粗调控制电路110的操作电压兼容的电压。目标输出电压耦合到电压缩放电路316，其将目标输出电压缩放到与粗调控制电路110的操作电压兼容的电压。Tper输入被提供给缩放电路318的输入。

乘法/除法电路320对生成输出信号所需的输入信号执行功能。在上述示例中，乘法/除法电路320将Tper(或其来自缩放电路318的其缩放值)乘以目标输出电压(或其缩放值)与VIN(或其缩放值)的比率。乘法/除法电路320的输出被传输到缩放电路322，并且缩放电路322适当地缩放乘法/除法电路320的输出以作为Iton输出到ADC 115。

图4是示例延迟元件122的框图。示例延迟单元122包括接收上述CONTROL_FINE信号141的输入。可调延迟设备420接收来自前面的延迟单元122的输出作为其输入。如果延迟元件122是延迟单元的串联链中的第一个延迟单元(例如，延迟元件122a)，则该延迟单元的输入是时钟输入CLOCK。在一个示例中，每个可调延迟设备420包括多个串联连接的反相器。每个反相器的特征在于特定的传播延迟，并且因此，通过串联连接的一组反相器的总传播延迟是通过该组反相器的传播延迟的总和。在一个示例中，反相器的数量是偶数，因此可调延迟设备420的输出的极性与其输入信号相同。

开关SW1耦合在可调延迟设备420两端。开关SW1的断开/闭合状态由来自解码器141的控制位125控制。当开关SWT断开时，来自延迟元件122的输出信号是其输入信号的延迟版本。当开关SW1(按照控制位125)闭合时，延迟元件122的输入信号流过开关SW1从而绕过可调延迟设备420，并且因此来自延迟元件122的输出信号相对于输入信号没有延迟。如上所述，来自ADC 115的CQNTROL_COARSE信号116是由解码器121解码以生成用于每个延迟元件122的单独控制位125的二进制信号。当控制位处于第一逻辑状态时，相应的开关SW1断开以使可调延迟设备420向来自前面的延迟元件的输出信号引入时间延迟。当控制位处于第二逻辑状态时，相应的开关SW1闭合以使可调延迟设备420被绕过，从而避免向来自前面的延迟元件的输出信号引入时间延迟。

返回参考图1，与非门123将来自最后延迟元件122n的输出和CLOCK一起进行与非运算。图5示出了CLOCK和来自延迟元件122n的输出的示例周期。CLOCK具有上升沿502和下降沿504，并且延迟元件122n的输出具有对应的上升沿504和下降沿506。上升沿502和506之间的时间延迟等于其开关SW1被来自解码器121的控制位125设置为断开状态的所有延迟元件122的总延迟。图5还图示了PWM OUT 127，它是来自与非门123的输出信号。PWM OUT 127具有下降沿510和上升沿512。当与非门输入中的至少一个为逻辑低时，PWM OUT 127为逻辑高。当两个输入均为逻辑高时，PWM OUT 127为逻辑低。因此，PWM OUT 127为逻辑高，直到在CLOCK和延迟元件122n的输出二者均为逻辑高的点处出现上升沿504。在该点处，PWM OUT127变为逻辑低并保持逻辑低直到CLOCK的下降沿506。PWM OUT 127的负脉冲的脉冲宽度(PW)基于上升沿504发生的时间，上升沿504发生的时间又基于由来自ADC 115的CONTROL_COARSE配置到DLPWM中的总时间延迟。

图6图示了用于对ADC 115实施迟滞的示例方法。在602处，该方法包括确定当前数字码Data(n)(即，由ADC 115生成的最近数字码)与前面的数字码Data(n-1)之间的差值。差值称为Delta(n)。Data(n-1)和Data(n-2)之间的差值称为Delta(n-1)。确定数字码的差值包括确定差值的符号，即确定差值是正的还是负的。如果模拟输入(例如Iton)正在增加，则数字码的差值将为正，如果模拟输入正在减小，则差值为负。

在604处，该方法包括确定Delta(n)是否具有与Delta(n-1)相同的符号。如果模拟输入继续沿相同方向变化(是增加还是减小)，Delta(n)将具有与Delta(n-l)相同的符号。如果模拟输入信号改变方向，如图2中在220和240处所图示的，Delta(n)将具有与Delta(n-l)相反的符号。如果Delta符号相同，则当前数字码Data(n)被存储到ADC 115内的输出寄存器中，以随后提供给DLPWM 120。

如果Delta(n)具有与Delta(n-1)不同的符号，则在606处确定当前数字码Data(n)是否应存储在输出寄存器中，或者前面的数字码Data(n-l)是否应存储在输出寄存器中(或者，如果Data(n-1)已经在输出寄存器中，则不用不同的值覆写它)。在操作608处，如果Data(n)与Data(n-1)相差超过迟滞值，则Data(n)被存储在输出寄存器。否则，在操作610处，如果Data(n)与Data(n-1)相差不超过迟滞值，则Data(n-1)被存储在输出寄存器中。

图7示出了为ADC 115实施迟滞的迟滞电路700的一个示例。迟滞电路700可以被包括作为ADC 115的一部分(如图1所图示的)或作为耦合到ADC 115的输出的单独电路。该示例中的迟滞电路700包括方向检测电路702、加法器704、正沿检测器706和负沿检测器708、与门710和712、锁存器714和716、比较器718和720、多路复用器724和输出寄存器726。迟滞电路700的输入是来自ADC 115的数字码流。Data(n+1)表示模拟输入信号Iton的最近样本的模数转换，Data(n)表示(存储在输出寄存器中的)先前数字码，Data(n-1)表示在Data(n)之前的数字码，依此类推。方向检测电路702检测数字码的方向发生变化(例如，如图2中的220和240所示)。方向检测电路702检测方向的变化，即新码较小但先前码在增加，以及新码较大但先前码在减小。方向检测电路702实施图6的操作602的功能(如上所述)。

方向检测电路702提供两个输出信号NOT EQUAL(NEQ)和DIR。NEQ对Data(n+1)与Data(n)是否不同进行编码。例如，NEQ等于1意旨Data(n+1)与Data(n)不同，而NEQ等于0意旨Data(n+1)与Data(n)相同。DIR对来自ADC 115的数据是增加还是减小进行编码。在一个示例中，DIR等于0意旨Data正在减小(例如，Data(n+1)小于Data(n)并且Data(n)小于Data(n-1))，并且DIR等于1意旨Data正在增加(例如，Data(n+1)大于Data(n)并且Data(n)大于Data(n-1))。

加法器704的输入包括当前存储在输出寄存器726中的前面的Data(即，Data(n))、DIR信号和迟滞值(HYST)。HYST存储在耦合到加法器704的迟滞存储元件703(例如，存储器、寄存器等)中。加法器704基于DIR信号将迟滞值(HYST)与Data(n)相加或从Data(n)中减去HYST。例如，如果DIR是0，其指示减小的模拟输入信号，则加法器将HYST加到Data(n)，如果DIR是1，其指示增加的模拟输入信号，则从Data(n)中减去HYST。加法器704的输出被提供给锁存器714和716。

来自方向检测电路702的DIR信号是指示来自ADC 115的数据值正在增加(例如，DIR＝1)还是正在减小(例如，DIR＝0)的0和1的流。DIR从0到1或从1到0的变化指示方向的变化。正沿检测电路706包括单触发(one-shot)电路，其响应于DIR信号的正沿(如在707处所图示的)生成正输出脉冲(如在709处所图示的)。类似地，负沿检测电路708也包括单触发电路，其响应于DIR信号的负沿(在711处所图示的)生成正输出脉冲(在713处图示的)。如此，正沿检测电路706响应于在前面的数据值下降趋势之后Data(n+1)大于Data(n)(如在717处所图示的)而生成输出脉冲709。负沿检测电路708响应于在前面的数据值上升趋势之后Data(n+1)小于Data(n)(如在719处所图示的)而生成输出脉冲713。

与门710将正沿检测电路706的输出与来自方向检测电路702的NEQ信号进行与运算。如果NEQ等于1，则Data(n+1)不同于Data(n)并且DIR指示变化的方向，如上所述。然而，如果NEQ等于0，则Data(n+1)与Data(n)相同并且DIR的状态应该被拒绝，因为数据既不增加也不减小。因此，与门710阻止假正输出脉冲709到达锁存器714。类似地，出于相同的原因，与门712将负沿检测电路708的输出与NEQ信号进行与运算。

与门710的输出被提供给锁存器714的时钟输入。在出现正沿检测电路的输出的沿(上升或下降)后(假设NEQ＝1)，锁存器714锁存加法器704的输出。在ADC的输出数据的方向从减小变为增加后(如在717处所图示的)，加法器704产生输出值到锁存器714，该输出值为前面的数据Data(n)和迟滞值的总和。类似地，与门712的输出被提供给锁存器716的时钟输入。在出现负沿检测电路的输出的沿(上升或下降)后(假设NEQ＝1)，锁存器716锁存加法器704的输出。在ADC的输出数据的方向从增加变为减小后(如在719处所图示的)，加法器704产生输出值到锁存器716，该输出值为前面的数据Data(n)减去迟滞值。

当记录(clocked)时，每个锁存器714、716锁存其输入数据。锁存器714将其锁存的数据提供给比较器718的A输入。比较器718的B输入包括当前数据值Data(n+1)。在该示例中，响应于A输入上的数据大于B输入上的数据，即Data(n)+HYST大于Data(n+1)，比较器718的输出721被断言为高。比较器718的输出721为逻辑高指示，在ADC的输出数据的向下到向上的方向变化之后，新数据值Data(n+1)不比旧值Data(n)大迟滞值。在该示例中，来自比较器718的逻辑高(“1”)通过或门722传播到多路复用器724的选择(S)输入，以使得多路复用器724的B输入被提供作为其输出(Y)。多路复用器724的B输入从输出寄存器726接收前面的数据值Data(n)，并且因此输出寄存器726中的数据值保持不变(Data(n))。来自比较器718的逻辑低(“0”)指示新数据值Data(n+1)比Data(n)大得超过迟滞值，并使得多路复用器724的S输入选择其A输入，A输入接收当前数据值Data(n+1)。因此，输出寄存器726由多路复用器724更新为新数据值Data(n+1)。

锁存器716将其锁存的数据提供给比较器720的B输入。比较器720的A输入包括当前数据值Data(n+1)。在该示例中，响应于A输入上的数据大于B输入上的数据，即当Data(n+1)大于Data(n)-HYST时，比较器720的输出731被断言为高。比较器720的输出731为逻辑高指示，在ADC的输出数据的向上到向下的方向变化之后，新数据值Data(n+1)不比旧值Data(n)小迟滞值。在该示例中，来自比较器720的逻辑高通过或门722传播到多路复用器724的选择(S)输入，以使得多路复用器724的B输入(Data(n))作为其输出(Y)被提供返回输出寄存器726，并且因此输出寄存器726中的数据值保持不变。来自比较器720的逻辑低指示新数据值Data(n+1)比Data(n)小得超过迟滞值并使得多路复用器724的S输入选择其A输入，A输入接收当前数据值Data(n+1)。因此，输出寄存器726由多路复用器724更新为新数据值Data(n+1)。加法器704、正沿检测电路706和负沿检测电路708、与门710、712、锁存器714、716、比较器718、720、或门722和多路复用器724的组合实现了图6中的操作606-610的功能。在操作608和610中对输出寄存器的引用是图7中的输出寄存器726。

如果不存在ADC数据值的方向变化(即，数据正在增加或正在减小)，则正沿检测电路706和负沿检测电路708的输出保持低并且比较器718和720的输出也保持低，这使得输出寄存器716用迟滞电路700接收的每个新数据值更新。

图8图示了方向检测电路702的示例实施方式。在该示例中的示例方向检测电路702是3位电路，意旨向方向检测电路提供3位数字码(Data[2:0])。方向检测电路702根据需要容易地缩放到更大数量的位。方向检测电路702的输入包括来自ADC 115的当前数字码Data(n+1)[2:0]和先前数字码Data(n)[2:0]。在图8中的示例方向检测电路702包括三个方向单元电路810、820和830。方向单元电路830生成NEQ和DIR信号。方向单元电路810接收Data(n+1)和Data(n)的最高有效位，即Data(n+1)[2]和Data(n)[2]。方向单元电路820接收Data(n+1)和Data(n)的下一个最高有效位，即Data(n+l)[l]和Data(n)[1]。方向单元电路830接收Data(n+1)和Data(n)的最低有效位，即Data(n+1)[0]和Data(n)[0]。

每个方向单元电路包括比较器和组合逻辑电路。在该示例中的组合逻辑电路包括反相器、异或门和与非门。方向单元电路810包括反相器811、异或门812、与非门813和比较器814。方向单元电路820包括反相器821、异或门822、与非门823和比较器824。方向单元电路830包括反相器831、异或门832、与非门833和比较器834。反相器811的输入接收指定为SEL_IN的信号。反相器的输出是SEL_IN的逻辑反相并耦合到与非门813的一个输入。方向单元电路810的两个数据输入被提供给异或门812的输入。异或门812的输出被提供给与非门813的另一个输入。多路复用器814作为选择控制输入(S)和输入A和B。输入A上的信号接收Data(n+1)的最高有效位，并且例如，当SEL_IN为0，输入A信号被提供到多路复用器814的输出。当SEL_IN为1时，输入B上的信号被提供到多路复用器814的输出。多路复用器814的B输入接收CIN输入信号。

方向单元电路820和830的配置与方向单元电路810的配置相同。Data(n+l)[l]位和Data(n)[l]位被提供给方向单元电路820的异或门822的输入，并且最低有效位Data(n+1)[0]位和Data(n)[0]位被提供给方向单元电路830的异或门832的输入。方向单元电路810的与非门813的输出被标记为SEL_OUT2并且被提供给方向单元电路820的反相器821。类似地，方向单元电路820的与非门823的输出被标记为SEL_OUT1并且被提供给方向单元电路830的反相器831。与非门833的SEL_OUT0输出表示上述NEQ信号。

方向单元电路810的比较器814的输出被标记为COUT2并且耦合到方向单元电路820的比较器824的B输入。方向单元电路820的比较器824的输出被标记为COUT1并且耦合到方向单元电路830的比较器834的B输入。方向单元电路830的比较器834的COUT0输出表示上述DIR信号。

在将数字码Data(n+1)与提供给DLPWM 120的前面的数字码Data(n)进行比较的每个循环期间，SEL_IN和CIN都被初始化为0。异或门响应于其输入不同而输出0，并且其输入相同(均为0或均为1)时输出1。与非门只有在其输入都为1时才输出0。在SEL_IN为0的情况下，反相器811的输出为1。如果Data(n+1)[2]位与Data(n)[2]位相同(都是1或都是0)，那么来自异或门812的与非门813的另一个输入也是1，并且来自方向单元电路810的SEL_OUT2位是0。在方向单元电路820和830中实施相同的逻辑，并且因此如果Data(n+1)[2:0]的每一位与Data(n)[2:0]的对应位相同，则SEL_OUT0将为0。SEL_OUT0为0指示新数字码Data(n+1)的值与前面的数字码Data(n)的值相同。

在每个SEL_OUT位为0的情况下(在Data(n+1)等于Data(n)的情况下)，每个多路复用器的A输入被选择作为COUT提供到输出。A输入接收相应的方向单元电路的Data(n+1)位。因此，每个方向单元电路的COUT是该方向单元电路的Data(n+1)位，只要该方向单元电路和更高有效位方向单元电路的Data(n+1)位和Data(n)位相同。

从最高有效位方向单元电路810开始并朝着最低有效位方向单元电路830继续，只要相应的方向单元电路的Data(n+1)和Data(n)位具有相同的值，来自该方向单元电路的SEL_OUT位为0。然而，如果方向单元电路的Data(n+1)位和Data(n)位不同(1和0，或0和1)，则相应异或门的输出将为0，并且因此是相应与非门的输出。因此，相应的Data(n+1)位和Data(n)位不同的第一方向单元电路(从最高有效位方向单元电路810开始)使得该方向单元电路的与非门输出1作为其SEL_OUT位。来自每个方向单元电路的SEL_OUT位用于控制后续方向单元电路的多路复用器。即，SEL_OUT2控制多路复用器824，并且SEL_OUT1控制多路复用器834。由于给定的SEL_OUT为1(由于相应的Data(n+1)位和Data(n)位不同)，选择后续多路复用器的B输入。后续多路复用器的B输入耦合到先前多路复用器的COUT位，并且因此接收先前方向单元电路的Data(n+1)。因此，当给定方向单元电路的输入Data(n+1)位和Data(n)位不同时，该方向单元电路的SEL_OUT位使得后续方向单元电路的多路复用器选择B输入，并且因此选择先前方向单元电路的COUT位。与对应的Data(n)位匹配失败的Data(n+1)位因此被提供给下一个方向单元电路的多路复用器。

一旦给定的SEL_OUT位为1，后续方向单元电路的SEL_OUT位也为1，并且与对应的Data(n)位匹配失败的最高有效Data(n+1)位因此通过随后的一组多路复用器到COUTO。因此，COUTO是与对应的Data(n)位匹配失败的最高有效Data(n+1)位的逻辑状态。此外，SEL_OUT0为1指示Data(n+1)不等于Data(n)，并且COUTO指示Data(n+1)大于还是小于Data(n)。

图9图示了加法器704的示例实施方式。取决于SIGN的逻辑电平，加法器704将迟滞值(HYST)加到Data(n)或从Data(n)中减去HYST。加法器706是n位加法器。图9所示的示例加法器704是3位加法器，它将3位Data(n)值与3位HYST值相加。加法器704包括位加法器910、920和930，以及多路复用器940。HYST值950及其二进制补码951被提供给多路复用器940的输入，并且SIGN选择HYST 950或其二进制补码以提供给位加法器910、920和930。因此，加法器704将HYST加到DATA(n)或将HYST的二进制补码加到DATA(n)。多路复用器的输出941显示为HYST[2:0]，该值是迟滞值或其二进制补码。在一个示例中，迟滞值是可配置的并且存储在寄存器或其他存储机制中。二进制补码可以在开关调节器100内确定，也可以存储在寄存器或其他存储机制中。在另一个示例中，由开关调节器对来自ADC115的数字码实施的迟滞量是固定的，并且是不可配置的。

每个位加法器包括两个异或门、两个与门和一个或门。位加法器910包括异或门911和912、与门913和914以及或门915。异或门911接收DATA(n)和HYST 941的最低有效位。异或门911的输出耦合到异或门912的输入以及与门913的输入。异或门912和与门913的其他输入接收位值0。与门914也接收DATA(n)和HYST 941的最低有效位。与门913和914的输出耦合到或门914的输入。异或门912的输出表示来自位加法器910的输出和位，并且与门915的输出表示到链中下一个位加法器(位加法器920)的进位。

位加法器920和930具有类似的配置。位加法器920包括异或门921和922、与门923和924以及或门925。位加法器930包括异或门931和932、与门933和934以及或门935。异或门912、922和932的输出表示图7的DATA_HYST值。

图10示出了其中可以使用开关电压调节器100的基站1002的示例。在该示例中，基站1002包括经由背板总线1036耦合到存储器1032、符号处理电路1038和收发器1040的处理器1030。存储器1032存储一个或多个应用程序1034以供处理器1030执行以管理与蜂窝设备(例如，蜂窝电话、平板设备等)的无线通信。

收发器1040包括上行链路资源管理器，其使基站1002能够选择性地将上行链路资源分配给蜂窝设备。上行链路资源管理器的部件可以使用收发器1040的物理(PHY)层和/或介质接入控制(MAC)层。收发器1040包括一个或多个接收器1042，用于从基站1002范围内的各种UE接收传输，以及一个或多个发射器1044，用于向基站1002范围内的各种蜂窝设备传输数据和控制信息。上行链路资源管理器执行控制收发器1040的操作的指令。这些指令中的一些可以位于存储器1032中并且在需要时由处理器1030执行。资源管理器控制分配给基站1002服务的每个蜂窝设备的传输资源。

符号处理电路1038使用已知技术执行解调。随机接入信号在符号处理电路系统1038中被解调。

在语音数据或其他应用数据的传输和接收期间，接收器1042可以从蜂窝设备接收随机接入信号。随机接入信号被编码以请求与蜂窝设备兼容的消息大小。蜂窝设备通过使用基站1002提供的消息阈值来确定消息大小。消息阈值计算是通过由处理器1030执行存储在存储器1032中的指令来实现的。在其他示例中，阈值计算可以由单独的处理器/存储器单元、硬件状态机或其他类型的控制逻辑来实现。替代性地，在一些网络中，消息阈值是例如可以存储在存储器1032中的固定值。响应于接收到消息大小请求，基站1002调度适当的资源集并用资源许可通知蜂窝设备。

开关调节器100向基站1002的一个或多个部件(例如，存储器1032、处理器1030、符号处理1038和收发器1040)提供一个或多个经调节的电源电压。如上所述，迟滞电路700减小了开关调节器的输出电压中的振荡/纹波，否则在没有迟滞电路的情况下可能发生振荡/纹波。因此，向基站1002内的部件提供更稳定的电源电压(更低的振荡/纹波)。

术语“耦合”在整个说明书中使用。该术语可以涵盖实现与本公开的描述一致的功能关系的连接、通信或信号路径。例如，如果设备A生成信号以控制设备B执行动作，则在第一示例中，设备A耦合到设备B，或者在第二示例中，如果中间部件C不会实质性地改变设备A和设备B之间的功能关系，则设备A通过中间部件C耦合到设备B，使得设备B经由设备A生成的控制信号被设备A控制。