阅读说明：本技术 时数转换器 (Time-to-digital converter ) 是由 周永奇 王晓光 于 2020-06-10 设计创作，主要内容包括：一种时数转换器,包括鉴频鉴相器,第一转换模块,门控环形振荡器以及计数模块。鉴频鉴相器依据第一时钟信号,第二时钟信号输出第一检测信号、第二检测信号。第一转换模块接收第一检测信号以及第二检测信号,以产生并输出第一控制信号以及第二控制信号。门控环形振荡器,接收并根据所述第一控制信号与所述第二控制信号的脉宽差输出多个时钟信号。计数模块,对多个时钟信号进行计数,以产生第一时钟信号及所述第二时钟信号的相位差。(A time-to-digital converter comprises a phase frequency detector, a first conversion module, a gated ring oscillator and a counting module. The phase frequency detector outputs a first detection signal and a second detection signal according to the first clock signal and the second clock signal. The first conversion module receives the first detection signal and the second detection signal to generate and output a first control signal and a second control signal. And the gated ring oscillator receives and outputs a plurality of clock signals according to the pulse width difference of the first control signal and the second control signal. The counting module counts a plurality of clock signals to generate a phase difference between a first clock signal and the second clock signal.)

时数转换器

技术领域

本发明涉及时数转换器，特别涉及具有去死区功能及具有较宽的相位输入范围的时数转换器。

背景技术

时数转换器(Time To Digital Convertor)是数字锁相环中的核心部件，决定着数字锁相环的实用性。通常而言，时数转换器接收参考时钟信号以及反馈时钟信号，将参考时钟信号以及反馈时钟信号的相位关系转换为对应的数值信号并输出给数字锁相环中的其他模块。

时数转换器的结构有很多，常见的有相位插值时数转换器(PI-Based TDC)，游尺时数转换器(Vernier TDC)，多相振荡器时数转换器(Multi-phases OSC TDC)等。但这些结构的时数转换器不能同时兼顾到相位测量范围，面积，功耗，精度的需求，而且，这些现有结构的时数转换器往往需要占用大量的面积，耗费大量的功耗，并且对相位差的测量精度有限。

因此，需要一种能够提高相位测量范围及精度，减小面积和功耗的时数转换器。

发明内容

依据本发明一实施例的时数转换器，包括鉴频鉴相器，第一转换模块，门控环形振荡器以及计数模块。鉴频鉴相器，接收第一时钟信号，第二时钟信号，并输出脉宽差对应于第一时钟信号与第二时钟信号的相位差的第一检测信号及第二检测信号。第一转换模块，耦接鉴频鉴相器，以接收第一检测信号以及第二检测信号，第一转换模块选取第一检测信号及第二检测信号中脉宽较大者为第一控制信号，选取第一检测信号及第二检测信号中脉宽较小者为第二控制信号。门控环形振荡器，耦接第一转换模块，以接收第一控制信号和第二控制信号，门控环形振荡器根据第一检测信号与第二检测信号的脉宽差输出多个时钟信号。计数模块，耦接门控环形振荡器，以接收多个时钟信号，计数模块对多个时钟信号进行计数，以产生第一时钟信号及第二时钟信号的相位差。

依据本发明另一实施例的时数转换器，包括鉴频鉴相器，第一门控环形振荡器，第二门控环形振荡器，第一计数模块，第二计数模块以及减法器。鉴频鉴相器，接收第一时钟信号，第二时钟信号，并输出脉宽差对应于第一时钟信号与第二时钟信号的相位差的第一检测信号及第二检测信号。第一门控环形振荡器，耦接鉴频鉴相器，以接收第一检测信号，第一门控环形振荡器依据第一检测信号输出多个第一时钟输出信号。第二门控环形振荡器，耦接鉴频鉴相器，以接收第二检测信号，第二门控环形振荡器依据第二检测信号输出多个第二时钟输出信号。第一计数模块，耦接第一门控环形振荡器，以接收多个第一时钟输出信号，第一计数模块对多个第一时钟输出信号进行计数并输出第一检测信号的脉冲宽度。第二计数模块，耦接第二门控环形振荡器，以接收多个第二时钟输出信号，第二计数模块对多个第二时钟输出信号进行计数并输出第二检测信号的脉冲宽度。减法器，耦接第一计数模块以及第二计数模块，以接收第一检测信号的脉冲宽度以及第二检测信号的脉冲宽度，减法器将第一检测信号的脉冲宽度与第二检测信号的脉冲宽度相减，减法器输出第一时钟信号及第二时钟信号的相位差。

附图说明

图1为本发明一实施例的时数转换器100的示意图；

图2为本发明一实施例的时数转换器200的示意图；

图3为本发明一实施例的时数转换器300的示意图；

图4为本发明一实施例的时数转换器300相关信号的时序图；

图5为本发明一实施例的门控环形振荡器306内的多个反相器的每一个500的示意图；

图6为本发明一实施例的时数转换器600的示意图；

图7为本发明一实施例的时数转换器600相关信号时序图；

图8为本发明一实施例的反相器800的示意图；以及

图9为本发明一实施例的计数模块900的示意图。

具体实施方式

图1为本发明实施例的时数转换器100的示意图。如图1所示，时数转换器100包括鉴频鉴相器102，控制模块104，环形振荡器106，计数模块108，加法器110以及寄存器112。

如图1所示，鉴频鉴相器102接收第一时钟信号IN1及第二时钟信号IN2，并根据第一时钟信号IN1及第二时钟信号IN2产生开始信号Start以及停止信号Stop。控制模块104接收开始信号Start以及停止信号Stop，并根据开始信号Start以及停止信号Stop产生使能信号EN1。环形振荡器106产生并输出多个时钟信号。计数模块108分别耦接控制模块104以及环形振荡器106，以分别接收控制模块104输出的使能信号EN1以及环形振荡器106输出的多个时钟信号。计数模块108包括多个计数器，每一这些计数器中依据使能信号EN1对环形振荡器106输出的多个时钟信号中对应个的上升沿或脉冲进行计数并由计数模块108输出该计数。

加法器110耦接计数模块108以接收这些计数，加法器110将计数模块输出的这些计数相加以形成总计数Count。寄存器112耦接加法器110以接收总计数Count，寄存器112还接收停止信号Stop，寄存器112依据停止信号Stop控制接收总计数Count以及输出数值信号Out的时机。

图1所示的环形振荡器106始终保持在振荡并持续输出的状态，以脉冲宽度代表第一时钟信号IN1及第二时钟信号IN2的相位差的使能信号EN1控制计数模块108接收环形振荡器106输出的频率信号，通过加法器110将频率信号转换为对应于两时钟信号相位差的数值Count并经由寄存器112适时输出。

图2为本发明另一实施例的时数转换器200的示意图。如图2所示，时数转换器200包括鉴频鉴相器202，控制模块204，门控环形振荡器206，计数模块208，加法器210以及寄存器212。

与图1所示时数转换器100不同的是，图2的鉴频鉴相器202接收第一时钟信号IN1及第二时钟信号IN2，并据第一时钟信号IN1及第二时钟信号IN2间产生第一检测信号UP及第二检测信号DN。根据本发明一实施例，第一检测信号UP及第二检测信号DN与前述开始信号Start以及停止信号Stop并不相同，第一检测信号UP及第二检测信号DN是鉴频鉴相器102产生开始信号Start以及停止信号Stop过程中的中间信号，也可以认为，前述开始信号Start以及停止信号Stop是第一检测信号UP及第二检测信号DN经处理后得到。因而，相较于前述鉴频鉴相器102，鉴频鉴相器202具备更精简的结构。

此外，如图2所示，控制模块204耦接鉴频鉴相器202以接收鉴频鉴相器202输出的第一检测信号UP及第二检测信号DN，控制模块204将第一检测信号UP及第二检测信号DN转换为脉冲宽度代表第一时钟信号IN1与第二时钟信号IN2的相位差的使能信号EN2。门控环形振荡器206接收使能信号EN2，使能信号EN2控制门控环形振荡器206产生多个时钟信号的时机。

以及，寄存器212是由鉴频鉴相器202依据第一时钟信号IN1及第二时钟信号IN2而产生的控制信号CTR控制接收总计数Count以及输出数值信号Out的时机，其中，控制信号CTR可以看作是根据鉴频鉴相器202根据第一时钟信号IN1与第二时钟信号IN2产生的另一中间信号，第一检测信号UP以及第二检测信号DN产生的时钟信号。

然而，当上述致能信号EN1或EN2的脉冲宽度非常小，例如在为几十皮秒(ps)量级时，受限于前述计数模块108产生计数或门控环形振荡器206之前或之内的驱动反相器(图未示)输出信号的上升沿或下降沿所需的时间，致能信号EN1不能及时控制计数模块108产生对应于第一时钟信号IN1及第二时钟信号IN2的相位差的时机，致能信号EN2也不能及时控制门控环形振荡器206输出时钟信号，因此，图1或图2所示的结构均存在时间轴上的死区，在该死区内，门控环形振荡器106产生的时钟信号不能被计到，门控环形振荡器206则无法产生时钟信号，使得时数转换器100或200最后输出的数值信号Out有误。

图3为本发明实施例的时数转换器300的示意图。如图3所示，时数转换器300包括鉴频鉴相器302，第一转换模块304，门控环形振荡器306，计数模块308，D触发器310以及第二转换模块312。

如图3所示，鉴频鉴相器302接收第一时钟信号IN1及第二时钟信号IN2，并据第一时钟信号IN1及第二时钟信号IN2产生第一检测信号UP及第二检测信号DN。第一转换模块304耦接鉴频鉴相器302以接收鉴频鉴相器302输出的第一检测信号UP及第二检测信号DN，第一转换模块304将第一检测信号UP及第二检测信号DN转换为第一控制信号EN以及第二控制信号DIS。门控环形振荡器306耦接第一转换模块304以接收第一转换模块304输出的第一控制信号EN以及第二控制信号DIS。门控环形振荡器306在第一控制信号EN以及第二控制信号DIS的控制下，输出时钟信号Q[1]～Q[n]，n为正整数。D触发器310耦接接鉴频鉴相器302，以接收鉴频鉴相器302输出的第一检测信号UP及第二检测信号DN，D触发器依据第一检测信号UP及第二检测信号DN产生符号位Sign。第二转换模块312耦接鉴频鉴相器302，以接收鉴频鉴相器302输出的第一检测信号UP，第二检测信号DN以及中间信号CKR，第二转换模块312将第一检测信号UP，第二检测信号DN以及中间信号CKR转换为控制时钟信号CLK，其中，中间信号CKR是鉴频鉴相器产生第一检测信号UP，第二检测信号DN过程中的中间信号，或者说中间信号CKR是第一检测信号UP，第二检测信号DN的前级信号。计数模块308耦接门控环形振荡器306，第二转换模块312以及D触发器310，以接收时钟信号Q[1]～Q[n]，控制时钟信号CLK以及符号位Sign，计数模块308根据控制时钟信号CLK控制接收时钟信号Q[1]～Q[n]以及产生并输出数值信号OUT的时机，其中，产生数值信号OUT包括将符号位Sign与依据时钟信号Q[1]～Q[n]产生的数值结合在一起。

鉴频鉴相器302根据第一时钟信号IN1及第二时钟信号IN2产生第一检测信号UP及第二检测信号DN，第一检测信号UP及第二检测信号DN可以用于反映第一时钟信号IN1与第二时钟信号IN2的相位差。当第一时钟信号IN1的相位超前于第二时钟信号IN2的相位，则第一检测信号UP的脉冲宽度大于第二检测信号DN的脉冲宽度。当第二时钟信号IN2的相位超前于第一时钟信号IN1的相位，则第二检测信号DN的脉冲宽度大于第一检测信号UP的脉冲宽度，第一检测信号UP与第二检测信号DN的脉冲宽度差(脉宽差)对应于第一时钟信号IN1与第二时钟信号IN2的相位差。根据本发明一实施例，鉴频鉴相器302与前述鉴频鉴相器202可以采用相同的结构。

第一转换模块304包括或门314及与门316，或门314接收鉴频鉴相器302输出的第一检测信号UP及第二检测信号DN，用以选取第一检测信号UP及第二检测信号DN中脉宽较大者作为第一控制信号EN并输出给门控环形振荡器206。与门316接收第一检测信号UP及第二检测信号DN，用以选取第一检测信号UP及第二检测信号DN中脉宽较小者作为第二控制信号DIS并输出给门控环形振荡器306。

门控环形振荡器306包括反相器306-1、306-2、306-3、306-4、…、306-n，其中n为奇数，这些反相器中的每一个包括输入端及输出端，这些反相器中的每一个的输入端耦接前一级反相器的输出端，以接收前一级反相器输出的时钟信号。这些反相器的每一个的输出端连接后一级反相器的输入端，以向后一级反相器输出的时钟信号。这些反相器的最后一级的输出端，例如反相器306-n的输出端则耦接至第一级反相器的输入端，亦即反相器306-1的输入端，以组成环形。反相器306-1、306-2、306-3、306-4、…、306-n对应产生时钟信号Q[1]、Q[2]、Q[3]、Q[4]、…、Q[n]，这些时钟信号Q[1]～Q[n]彼此间具有一定的相位差。

D触发器310具有数据输入端，时钟输入端以及数据输出端。D触发器310的数据输入端接收第一检测信号UP，D触发器310的时钟输入端接收第二检测信号DN，D触发器310在第二检测信号DN的控制下对第一检测信号UP进行采样，从而产生并输出符号位Sign。符号位Sign指示第一时钟信号IN1是否超前于第二时钟信号IN2，具体地，当第一时钟信号IN1的相位超前于第二时钟信号IN2，则符号位Sign为第二数值，例如“1”；当第二时钟信号IN2的相位超前于第一时钟信号IN1，则符号位Sign为第一数值，例如“0”。

第二转换模块312包括多个逻辑模块，以对第一检测信号UP以及第二检测信号DN进行操作，从而产生控制时钟信号CLK。计数模块308包括依据时钟信号Q[1]～Q[n]进行计数以产生对应于第一控制信号EN与第二控制信号DIS的相位差的数值，该数值也对应于第一检测信号UP与第二检测信号DN的相位差，也就是对应于第一时钟信号IN1及第二时钟信号IN2的相位差。进一步地，计数模块308将符号位Sign与对应于第一时钟信号IN1及第二时钟信号IN2的相位差的数值组合，以产生并输出数值信号OUT，数值信号OUT代表第一时钟信号IN1与第二时钟信号IN2的相位关系。以下将结合图4对时数转换器300的工作进行进一步的说明。

图4为本发明实施例的时数转换器300相关信号对应的时序图。如图4所示，举例来说，第一时钟信号IN1在t1时由第一电平，例如低电平，变为第二电平，例如高电平，而第二时钟信号IN2在t2时由第一电平变为第二电平，在图4中，第一时钟信号IN1的相位超前于第二时钟信号IN2，因此，如t1至t3所示的第二电平的第一检测信号UP的脉冲宽度大于如t2至t3所示的第二电平的第二检测信号DN的脉冲宽度。第一检测信号UP及第二检测信号DN的脉冲宽度差对应于第一时钟信号IN1及第二时钟信号IN2的相位差，亦即t2和t1的时间差。其中，第一检测信号UP及第二检测信号DN的最小脉冲宽度已预先设置为大于内反相器输出信号的上升沿及下降沿所需的时间，亦即已预先设置为大于反相器能够传播信号的最小宽度，以使第一控制信号EN和第二控制信号DIS能够有效控制门控环形振荡器306。

如图4所示，当第一时钟信号IN1的相位超前于第二时钟信号IN2，第一时钟信号IN1在t1由第一电平变为第二电平，例如由低电平变为高电平时，第一检测信号UP在t1由第一电平变为第二电平。当第一时钟信号IN1为第二电平，且第二时钟信号IN2在t2由第一电平变为第二电平时，第二检测信号DN在t2由第一电平变为第二电平。当第一检测信号UP与第二检测信号DN在t2至t3之间同时为第二电平时，第一检测信号UP与第二检测信号DN在t3同时由第二电平变为第一电平。

第一转换模块304从该第一检测信号UP及第二检测信号DN中选取脉冲宽度较大者作为第一控制信号EN，并且从该第一检测信号UP及第二检测信号DN中选取脉冲宽度较小者作为第二控制信号DIS。门控环形振荡器306接收第一控制信号EN和第二控制信号DIS，当只有第一控制信号EN为1时，门控环形振荡器306振荡，当第一控制信号EN和第二控制信号DIS同时为1或第一控制信号EN为低电平时，门控环形振荡器306停止振荡。具体地，门控环形振荡器306响应第一控制信号EN的上升沿而开始输出时钟信号Q[1]～Q[n]，响应该第二控制信号DIS的上升沿而停止输出时钟信号Q[1]～Q[n]，理论上来说，因为第一控制信号EN与第二控制信号DIS的上升沿的时间差可以小到零，所以可以避免在时间轴上产生死区。

在本实施例中，由于鉴频鉴相器302具备鉴频鉴相的功能，使得时数转换器300也具有鉴频鉴相的功能。例如，鉴频鉴相器302对第一时钟信号IN1与第二时钟信号IN2的相位差的检测范围为正负一倍的时钟周期，将使得时数转换器300也具有鉴频鉴相的功能，从而对第一时钟信号IN1与第二时钟信号IN2的相位差的检测范围也为正负一倍的时钟周期，再结合图3所示各组件，时数转换器300对第一时钟信号IN1与第二时钟信号IN2的相位差的检测精度可低至10皮秒，使得第一时钟信号IN1与第二时钟信号IN2间10皮秒至100皮秒的相位差可测，其中，输出结果OUT为相位差与检测精度的商的整数部分。

图5为本发明实施例的门控环形振荡器306内的多个反相器的每一个500的示意图。如图5所示，该等多个反相器的每一个，例如反相器306-1，包括第一开关502，基础反相器504以及第二开关506。第一开关502耦接在电源电压VDD及基础反相器504之间，第一开关502接收第一控制信号EN的反相信号ENB以及第二控制信号DIS，以下将第一控制信号EN的反相信号ENB称为第一控制反相信号ENB。第二开关506耦接在基础反相器504及接地电压GND之间，第二开关506接收第一控制信号EN以及第二控制信号DIS的反相信号DISB，以下第二控制信号DIS的反相信号DISB称为第二控制反相信号DISB。第一开关502以及第二开关506依据第一控制信号EN，第一控制反相信号ENB，第二控制信号DIS以及第二控制反相信号DISB使能或禁能基础反相器504。

具体地，如图5所示，第一开关502包括P型晶体管M1以及P型晶体管M2，P型晶体管M1的源极耦接电源电压VDD，P型晶体管M1的栅极接收第二控制信号DIS，P型晶体管M1的漏极耦接P型晶体管M2的源极，P型晶体管M2的栅极接收第一控制反相信号ENB，P型晶体管M2的漏极耦接基础反相器504，其中，电源电压VDD是门控环形振荡器306的电源电压。基础反相器504包括P型晶体管M3以及N型晶体管M4，P型晶体管M3的源极耦接P型晶体管M2的漏极，P型晶体管M3的栅极耦接N型晶体管M4的栅极，P型晶体管M3的漏极耦接N型晶体管M4的漏极，N型晶体管M4的源极耦接第二开关506，其中，以连接的P型晶体管M3的栅极与N型晶体管M4的栅极作为反相器500的输入端，以连接的P型晶体管M3的漏极与N型晶体管M4的漏极作为反相器500的输出端。第二开关506包括N型晶体管M5以及N型晶体管M6，N型晶体管M5的漏极耦接N型晶体管M4的源极，N型晶体管M5的栅极接收第一控制信号EN，N型晶体管M5的源极耦接N型晶体管M6的漏极，N型晶体管M6的栅极接收第二控制反相信号DISB，N型晶体管M6的源极耦接接地电压GND。

根据本发明一实施例，图5所示的反相器500额外包括两个反相器，以分别将第一控制信号EN转换为第一控制反相信号ENB，将第二控制信号DIS转换为第二控制反相信号DISB。

根据本发明另一实施例，也可以在图5所示的反相器500外设置两个反相器，以分别将第一控制信号EN转换为第一控制反相信号ENB，将第二控制信号DIS转换为第二控制反相信号DISB，再将第一控制反相信号ENB，第二控制反相信号DISB输出至图5所示的反相器500。

藉由第一转换模块304所输出的第一控制信号EN及第二控制信号DIS控制第一开关502及第二开关506。当第一控制信号EN为第二电平，例如高电平，且第二控制信号DIS为第一电平，例如低电平时，第一开关502及第二开关506同时开启，门控环形振荡器306输出时钟信号Q[1]～Q[n]。当第二控制信号DIS为第二电平，则第一开关502和/或第二开关506关闭，门控环形振荡器306停止输出时钟信号Q[1]～Q[n]。

图6为本发明另一实施例的时数转换器600的示意图。如图6所示，时数转换器600包括鉴频鉴相器602，第一门控环形振荡器604，第二门控环形振荡器606，第一计数模块608，第二计数模块610，减法器612以及转换模块614。鉴频鉴相器602接收第一时钟信号IN1及第二时钟信号IN2并据以产生第一检测信号UP及第二检测信号DN。第一检测信号UP及第二检测信号DN可以用于反映第一时钟信号IN1及第二时钟信号IN2的相位差。当第一检测信号UP的脉冲宽度大于第二检测信号DN的脉冲宽度，则代表第一时钟信号IN1的相位超前于第二时钟信号IN2的相位。当第二检测信号DN的脉冲宽度大于第一检测信号UP的脉冲宽度，则代表第二时钟信号IN2的相位超前于该第一时钟信号IN1，第一检测信号UP与第二检测信号DN的脉冲宽度差对应于第一时钟信号IN1与第二时钟信号IN2的相位差。

第一门控环形振荡器604直接接收鉴频鉴相器602输出的第一检测信号UP以作为控制信号。第一门控环形振荡器604响应于第一检测信号UP的上升沿，而输出第一时钟输出信号Q1[1]～Q1[n]。第一门控环形振荡器604包括反相器604-1、604-2、604-3、604-4、…、604-n，其中n为奇数。这些反相器中的每一个包括输入端及输出端，这些反相器中的每一个的输入端耦接前一级反相器的输出端，以接收前一级反相器输出的时钟信号。这些反相器的每一个的输出端连接后一级反相器的输入端，以向后一级反相器输出时钟信号。这些反相器的最后一级的输出端，例如反相器604-n的输出端则耦接至第一级反相器的输入端，亦即反相器604-1的输入端，以组成环形。反相器604-1、604-2、604-3、604-4、…、604-n各自产生时钟信号Q1[1]、Q1[2]、Q1[3]、Q1[4]、…、Q1[n]，这些时钟信号Q1[1]～Q1[n]彼此间具有一定的相位差。这些反相器还各自包括两个控制端，以各自接收第一检测信号UP及第一检测信号UP的反相信号UPB，从而使第一门控环形振荡器604可以根据第一检测信号UP确定是否输出这些第一时钟输出信号Q1[1]～Q1[n]。

第二门控环形振荡器606直接接收鉴频鉴相器602输出的第二检测信号DN以作为控制信号。第二门控环形振荡器606响应于第二检测信号DN的上升沿，而输出第二时钟输出信号Q2[1]～Q2[n]。第二门控环形振荡器606包括反相器606-1、606-2、606-3、606-4、…、606-n，其中n为奇数。这些反相器中的每一个包括输入端及输出端，这些反相器中的每一个的输入端耦接前一级反相器的输出端，以接收前一级反相器输出的时钟信号。这些反相器的每一个的输出端连接后一级反相器的输入端，以向后一级反相器输出时钟信号。这些反相器的最后一级的输出端，例如反相器606-n的输出端则耦接至第一级反相器的输入端，亦即反相器606-1的输入端，以组成环形。反相器606-1、606-2、606-3、606-4、…、606-n各自产生时钟信号Q2[1]、Q2[2]、Q2[3]、Q2[4]、…、Q2[n]，这些时钟信号Q2[1]～Q2[n]彼此间具有一定的相位差。这些反相器还各自包括两个控制端，以各自接收第二检测信号DN及第二检测信号DN的反相信号DNB，使得第二门控环形振荡器606可以根据第二检测信号DN确定是否输出这些第二时钟输出信号Q2[1]～Q2[n]。

转换模块614耦接鉴频鉴相器602，以接收第一检测信号UP以及第二检测信号DN，转换模块614包括多个逻辑模块，以对第一检测信号UP以及第二检测信号DN进行逻辑转换以产生并输出控制时钟信号CLK。根据本发明一实施例，转换模块614可以视为与图3所示的第二转换模块312相同。

第一计数模块608耦接第一门控环形振荡器604以及转换模块614，以分别接收第一时钟输出信号Q1[1]～Q1[n]以及控制时钟信号CLK，第一计数模块608在控制时钟信号CLK的控制下对第一时钟输出信号Q1[1]～Q1[n]进行计数，以产生对应于第一时钟信号IN1的脉冲宽度的第一数值C1。

第二计数模块610耦接第二门控环形振荡器606以及转换模块614，以分别接收第二时钟输出信号Q2[1]～Q2[n]以及控制时钟信号CLK，第二计数模块610在控制时钟信号CLK的控制下对第二时钟输出信号Q2[1]～Q2[n]进行计数，以产生对应于第二时钟信号IN2的脉冲宽度的第二数值C2。

减法器612耦接第一计数模块608，第二计数模块610，以分别接收第一数值C1，第二数值C2，减法器612将第一数值C1与第二数值C2相减，可以得到对应于第一时钟信号IN1及第二时钟信号IN2的相位差且因为相减的缘故具有符号信息的数值信号OUT，以反映第一时钟信号IN1及第二时钟信号IN2间的相位关系。

图7为本发明另一实施例的时数转换器600相关信号时序图。其中，图7的第一时钟信号IN1，第二时钟信号IN2，第一检测信号UP，以及第二检测信号DN的彼此之间的时序关系与图4所示相同，故不再赘述。藉由第一检测信号UP以及第二检测信号DN分别控制第一门控环形振荡器604以及第二门控环形振荡器606。当第一检测信号UP为第二电平，例如高电平，第一门控环形振荡器604开启，第一门控环形振荡器604输出时钟信号Q1[1]～Q1[n]。当第一检测信号UP为第一电平，例如低电平，第一门控环形振荡器604关断。当第二检测信号DN为第二电平，例如高电平，第二门控环形振荡器606开启，第二门控环形振荡器606输出时钟信号Q2[1]～Q2[n]。当第二检测信号DN为第一电平，例如低电平，第二门控环形振荡器606关断。

依据图4及图7，时数转换器300及时数转换器600虽然结构不相同，但最后皆可得到相同的第一时钟信号IN1及第二时钟信号IN2的相位差数值信号OUT。时数转换器300与时数转换器600的不同之处在于，时数转换器300是通过第一转换模块304产生的第一控制信号EN以及第二控制信号DIS控制门控环形振荡器306的输出，结合计数模块308以及D触发器310的操作，对第一检测信号UP和第二检测信号DN的脉冲宽度作差，而时数转换器600是直接通过第一检测信号UP控制第一门控环形振荡器604的输出，通过第二检测信号DN控制第二门控环形振荡器606的输出，再分别结合第一计数模块608，第二计数模块610以及减法器612的操作，直接对第一计数模块608，第二计数模块610产生的第一数值C1与第二数值C2作差，从而在数值信号OUT中体现出第一检测信号UP和第二检测信号DN脉冲宽度的差。

在本实施例中，由于鉴频鉴相器602具备鉴频鉴相的功能，使得时数转换器600也具有鉴频鉴相的功能。例如，鉴频鉴相器602对第一时钟信号IN1与第二时钟信号IN2的相位差的检测范围为正负一倍的时钟周期，将使得时数转换器600也具有鉴频鉴相的功能，从而对第一时钟信号IN1与第二时钟信号IN2的相位差的检测范围也为正负一倍的时钟周期，再结合图6所示各组件，时数转换器600对第一时钟信号IN1与第二时钟信号IN2的相位差的检测精度低至10皮秒，使得第一时钟信号IN1与第二时钟信号IN2间10皮秒至100皮秒的相位差可测。

图8为本发明另一实施例的第一门控环形振荡器604或第二门控环形振荡器606内的多个反相器的每一个800的示意图。如图8所示，反相器800包括第一开关802，基础反相器804，以及第二开关806。第一开关802耦接在电源电压VDD与基础反相器804之间，基础反相器804耦接在第一开关802与第二开关806之间，第二开关806耦接在基础反相器804以及接地电压GND之间。当反相器800为反相器604-1、604-2、604-3、604-4、…、604-n中的一个，第二开关806以及第一开关802分别接收第一检测信号UP的反相信号UPB以及第一检测信号UP，以下将第一检测信号UP的反相信号UPB称为第一检测反相信号UPB。当反相器800为反相器606-1、606-2、606-3、606-4、…、606-n中的一个，第二开关806以及第一开关802分别接收第二检测信号DN的反相信号DNB以及第二检测信号DN，以下将第二检测信号DN的反相信号DNB称为第二检测反相信号DNB。

具体地，如图8所示，第一开关802包括P型晶体管M7，P型晶体管M7的源极耦接电源电压VDD，P型晶体管M7的栅极耦接第一检测反相信号UPB或第二检测反相信号DNB，P型晶体管M7的漏极耦接基础反相器804。其中，当反相器800为反相器604-1、604-2、604-3、604-4、…、604-n中的一个，电源电压VDD第一门控环形振荡器604的电源电压，P型晶体管M7的栅极耦接第一检测反相信号UPB；当反相器800为反相器606-1、606-2、606-3、606-4、…、606-n中的一个，电源电压VDD为第二门控环形振荡器606的电源电压，P型晶体管M7的栅极耦接第二检测反相信号DNB。基础反相器804包括P型晶体管M8，N型晶体管M9。P型晶体管M8的源极耦接P型晶体管M7的漏极，P型晶体管M8的栅极耦接N型晶体管M9的栅极，P型晶体管M8的漏极耦接N型晶体管M9的漏极，N型晶体管M9的源极耦接第二开关806。其中，反相器800是以耦接的P型晶体管M8的栅极及P型晶体管M7的栅极作为反相器800的输入端，以耦接的P型晶体管M8的漏极及P型晶体管M7的漏极作为反相器800的输出端。第二开关806包括N型晶体管M10，N型晶体管M10的漏极耦接基础反相器804中N型晶体管M10的源极，N型晶体管M10的栅极耦接第一检测信号UP或第二检测信号DN，N型晶体管M10的源极耦接接地电压GND。其中，当反相器800为反相器604-1、604-2、604-3、604-4、…、604-n中的一个，N型晶体管M10的栅极耦接第一检测信号UP；当反相器800为反相器606-1、606-2、606-3、606-4、…、606-n中的一个，N型晶体管M10的栅极耦接第二检测信号DN。

因此，当反相器800属于第一门控环形振荡器604，以第一检测反相信号UPB控制第一开关802的通断，以第一检测信号UP控制第二开关806的通断，从而使反相器800可以输出或停止输出第一时钟输出信号Q1[1]～Q1[n]。当反相器800属于第二门控环形振荡器606，以第二检测反相信号DNB控制第一开关802的通断，以第二检测信号DN控制第二开关806的通断，从而使反相器800可以输出或停止输出第二时钟信号Q2[1]～Q2[n]。

以反相器800属于第一门控环形振荡器604为例，当第一检测信号UP为第一电平，例如低电平，则第一检测反相信号UPB为第二电平，例如高电平，第一开关802及第二开关806开启。第一门控环形振荡器604输出第一时钟输出信号Q1[1]～Q1[n]给第一计数模块608。当第一检测信号UP为第二电平，例如高电平，则第一检测反相信号UPB为第一电平，例如低电平，第一开关802及第二开关806关闭，第一门控环形振荡器604无输出。

以反相器800属于第二门控环形振荡器606为例，当第二检测信号DN为第一电平，例如低电平，则第二检测反相信号DNB为第二电平，例如高电平，第一开关802及第二开关806开启。第二门控环形振荡器606输出第二时钟信号Q2[1]～Q2[n]给第二计数模块610。当第二检测信号DN为第二电平，例如高电平，则第二检测反相信号DNB为第一电平，例如低电平，第一开关802及第二开关806关闭。第二门控环形振荡器606无输出。

根据本发明一实施例，图8所示的反相器800额外包括一个反相器，以将第一检测信号UP转换为第一检测反相信号UPB，或将第二检测信号DN转换为第二检测反相信号DNB。根据本发明一实施例，图8所示的反相器800额外包括的该个反相器可以视为是对应的门控环形振荡器的驱动反相器之一。

根据本发明另一实施例，也可以在图8所示的反相器800外设置一个反相器，以将第一检测信号UP转换为第一检测反相信号UPB，或将第二检测信号DN转换为第二检测反相信号DNB，再将第一检测反相信号UPB或第二检测反相信号DNB输出至图8所示的反相器800。根据本发明一实施例，图8所示的反相器800外设置的该个反相器可以视为是对应的门控环形振荡器的驱动反相器之一。

图9为前述实施例的计数模块900的示意图。计数模块900即前述实施例中的计数模块308或第一计数模块608或第二计数模块610，计数模块308与第一计数模块608与第二计数模块610的结构相似。

如图9所示，计数模块900包括剩余相位计数器902，整数周期计数器904，加权加法器906，微分运算器908以及寄存器910。剩余相位计数器902接收控制时钟信号CLK以及时钟信号Q’[1]～Q’[n]，并根据控制时钟信号CLK以及时钟信号Q’[1]～Q’[n]产生m个相位计数结果e1～em，m为正整数，1≦m≦n。整数周期计数器904接收时钟信号Q’[1]～Q’[n]中的前m个，并据以产生m个周期计数结果d1～dm。加权加法器906耦接剩余相位计数器902以及整数周期计数器904以分别接收周期计数结果e1～em以及相位计数结果d1～dm并据以产生计算结果Sum。微分运算器908接收控制时钟信号CLK并耦接加权加法器906以接收计算结果Sum，微分运算器908根据控制时钟信号CLK，本次及前次的计算结果Sum产生相位差结果Result。寄存器910接收控制时钟信号CLK并耦接微分运算器908以接收相位差结果Result，寄存器910在控制时钟信号CLK的控制下将相位差结果Result输出为数值信号OUT。

当计数模块900为前述实施例中的计数模块308，时钟信号Q’[1]～Q’[n]即前述时钟信号Q[1]～Q[n]。当计数模块900为前述实施例中的第一计数模块608，时钟信号Q’[1]～Q’[n]即前述第一时钟信号Q1[1]～Q1[n]。当计数模块900为前述实施例中的第二计数模块610，时钟信号Q’[1]～Q’[n]即前述第一时钟信号Q2[1]～Q2[n]。

具体地，整数周期计数器904接收时钟信号Q’[1]～Q’[n]中的前m个，整数周期计数器904选定时钟信号Q’[1]～Q’[m]中的一个的上升沿或下降沿为时钟边界对这些时钟信号Q’[1]～Q’[m]中每个的上升沿进行计数，以对应产生m个周期计数结果d1～dm，这些周期计数结果d1～dm中的每个代表了对应的时钟信号Q’[1]～Q’[m]所走的完整的时钟周期的数量，这些周期计数结果d1～dm中的每个皆为多位。

剩余相位计数器902接收时钟信号Q’[1]～Q’[n]，将时钟信号Q’[1]～Q’[n]根据整数周期计数器904选定的时钟边界分成m个组合，以避免时钟信号间相位间间隔太近而致相位判断出错。举例来说，整数周期计数器904选定的时钟边界为Q’[1]的上升沿，当n＝12，m＝3，则可以将时钟信号Q’[1]～Q’[12]分作3个组合，例如以Q’[1]、Q’[4]、Q’[7]、Q’[10]为第一组，以Q’[2]、Q’[5]、Q’[8]、Q’[11]为第二组，以Q’[3]、Q’[6]、Q’[9]、Q’[12]为第三组。其中，时钟信号Q’[1]～Q’[12]中的相邻时钟信号可以根据前者超前于后者某一固定相位，或者滞后于后者某一固定相位的关系以Q’[1]、Q’[2]、Q’[3]……Q’[11]、Q’[12]的方式排列。而当m＝13，m＝3，则可以将时钟信号Q’[1]～Q’[13]，以Q’[1]、Q’[4]、Q’[7]、Q’[10]为第一组，以Q’[2]、Q’[5]、Q’[8]、Q’[11]为第二组，以Q’[3]、Q’[6]、Q’[9]、Q’[12]、Q’[13]为第三组。

根据本发明一实施例，剩余相位计数器902根据时钟信号Q’[1]～Q’[n]在门控环形振荡器停止振荡时的相位状态，通过状态机来判断剩余的小于一个时钟周期的剩余相位的数值，以产生并输出m个相位计数结果e1～em，其中，时钟周期是指时钟信号Q’[1]～Q’[n]的时钟周期。这些相位计数结果e1～em中的每个代表了每个时钟信号Q’[1]～Q’[m]小于一个时钟周期的相位的值，这些相位计数结果e1～em中的每个皆为多位。

根据本发明另一实施例，剩余相位计数器902根据时钟信号Q’[1]～Q’[n]在门控环形振荡器停止振荡时的相位状态，通过状态机来判断每组小于一个时钟周期的剩余相位的数值，以产生并输出m个相位计数结果e1～em，其中，时钟周期是指时钟信号Q’[1]～Q’[n]的时钟周期。这些相位计数结果e1～em中的每个代表了对应组的每个时钟信号小于一个时钟周期的相位的值，这些相位计数结果e1～em中的每个皆为多位。

加权加法器906对相位计数结果e1～em以及相位计数结果d1～dm进行加权求和，以得到本次的数据结果Sum。

微分运算器908耦接加权加法器906，以接收数据结果Sum，微分运算器908依据控制时钟信号CLK将控制时钟信号CLK的本时钟周期获得的数据结果Sum与控制时钟信号CLK的上一时钟周期获得的数据结果Sum相减，以得到代表着控制时钟信号CLK本时钟周期的相位差数据Result。

根据本发明一实施例，当计数模块900为前述实施例中的计数模块308，微分运算器908额外接收符号位Sign，微分运算器908还需将控制时钟信号CLK的本时钟周期获得的数据结果Sum与控制时钟信号CLK的上一时钟周期获得的数据结果Sum相减的结果与符号位Sign组合在一起，以成为数据Result。根据本发明另一实施例，当计数模块900为前述实施例中的第一计数模块608或第二计数模块610，则直接以控制时钟信号CLK的本时钟周期获得的数据结果Sum与控制时钟信号CLK的上一时钟周期获得的数据结果Sum相减的数据结果作为数据Result。

虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求书及其相等物来定义。