阅读说明：本技术 一种基于全加器进位链实现可调延时的电路、装置及方法 (Circuit, device and method for realizing adjustable delay based on full adder carry chain ) 是由 宋佳军 于 2020-05-09 设计创作，主要内容包括：本发明公开了一种基于全加器进位链实现可调延时的电路、装置及方法,电路包括级联的多个延时单元,延时单元为全加器进位链,进位链包括多个级联的加法器,每个加法器接收三个源输入：被加数ax、加数bx、进位输入cix,还包括输出soutx,进位输出cox；x表示加法器的级联序号；a0是外部信号DIN的输入端,最后一级加法器的加数bx＝0、输出soutx直接输出,其余加法器的加数bx端为选择输入Sx；加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联,选择输入信号Sx与对应的选择器x连接。本发明通过FPGA内部通用逻辑资源实现可调延时,适用于英特尔FPGA平台,实现的延时具有极大的动态范围及非常高的分辨率,同时切换速度快,在一个周期查表即可刷新。(The invention discloses a circuit, a device and a method for realizing adjustable delay based on a full adder carry chain, wherein the circuit comprises a plurality of cascaded delay units, the delay units are full adder carry chains, the carry chain comprises a plurality of cascaded adders, and each adder receives three source inputs: the adder ax, the adder bx, the carry input cix, the output soutx and the carry output cox; x represents the cascade number of the adder; a0 is the input end of the external signal DIN, the addend bx of the last-stage adder is 0, the output soutx is directly output, and the addend bx ends of the other adders are the selective input Sx; the output soutx of the adder is interconnected with the lower summand a (x +1) end through the corresponding selector x, and the selection input signal Sx is connected with the corresponding selector x. The invention realizes adjustable delay through the general logic resource in the FPGA, is suitable for an Intel FPGA platform, realizes the delay with extremely large dynamic range and extremely high resolution, has high switching speed and can be refreshed by looking up the table in one period.)

一种基于全加器进位链实现可调延时的电路、装置及方法

技术领域

本发明涉及电子通信技术领域，具体涉及一种基于全加器进位链实现可调延时的电路、装置及方法。

背景技术

在电子和通信领域，延时电路有着非常广阔的应用。例如在雷达回波信号模拟器系统、相控阵雷达系统、时间数字化系统以及同步通信系统设计中都要用到延时电路。延时电路的主要指标有精度、动态范围等。专用的延时单元如AD9501，它采用模拟器件实现，特点是延迟精度高，可以达到10ps级别，但是动态范围较小(小于10us)；而通用数字延时单元一般采用可编程逻辑器件实现，具有可编程和动态范围大的特点(延迟动态范围几乎可根据需要任意编程设定)，缺点是受器件工作频率限制，精度较低(通常不到5ns)。在ASIC实现上，通过改变信号驱动电流大小来实现可调延时，或通过改变负载电容大小来实现可调延时。

FPGA(Field Programmable Gate Array，现场可编程门阵列)是一种高密度的可编程逻辑器件，采用FPGA开发可编程数字延迟单元，只需要使用其硬件资源中一部分区域完成目标工作，并不影响其它部分的功能，易于和其它单元进行集成。基于此，在FPGA应用中，现有技术主要通过芯片内置的专用延时单元IODELAY进行延时调节。然而，设置专用延时单元进行延时存在如下局限性：IODELAY数量有限，一个IO(芯片引脚)只有一个IODELAY；IODELAY单元靠近IO，只能用于IO的延时调节；IODELAY单元的调节范围较窄，通常为4～8ns(取决于具体的FPGA型号)；分辩率一般，通常为512taps,相当于(7.8ps～15.6ps)(取决于具体FPGA型号)；调节慢，需要6个周期才能改变一次延时设置。以上问题点导致无法在FPGA上实现一个随时可调任意范围的高精度延时单元。

公开号为CN 108401445A的发明专利申请公开了一种用于测量时间的电路、方法及相关芯片、系统和设备，该电路包括延时链，延时链可以包括顺序连接(或级联)的多个延时单元。延时单元可以通过芯片内部的逻辑电路实现。例如，电路可以集成在FPGA芯片中，延时单元可以是FPGA芯片内部的进位链(carry chain)和/或查找表Out)。

上述申请虽然能通过FPGA芯片内部的进位链(carry chain)实现延时链，但是，延时单元的具体延时时间与组成延时单元的逻辑电路的类型、芯片的厂家、芯片的制作工艺等因素有关。信号的延时时间与延时单元的延时时间与经过的延时单元个数有关，也就是说，现有的基于进位链的延时电路实现的延时动态范围小、分辨率低、延时可调性弱。

公开号为CN 105932988A的发明专利申请公开了一种可编程皮秒级延时脉冲产生装置及方法，选择使用进位单元作为细延时单元，信号延迟链通过49个进位原语CARRY4单元串联构成，用来覆盖1个系统时钟周期，且所述信号延迟链不超过一个时钟域的高度。细延时编程模块根据所需的细延时生成表示抽头送入所述信号延迟链位置的独热码，再将所述独热码送入所述信号延迟链上各CARRY4单元的抽头选择输入，决定信号延迟链上有效的延迟路径。

上述申请虽然能通过CARRY4单元实现细延时产生模块，但是细延时产生模块所产生的延时仍然只与CARRY4单元自身的属性及信号延迟链上有效的延迟路径有关，49个进位原语CARRY4单元仅能覆盖1个系统时钟周期，因此，细延时产生模块仍然存在延时动态范围小、分辨率低、延时可调性弱的问题。虽然上述申请能实现大动态范围的延时，但是需要额外借助粗延时产生模块，处理复杂，系统花销大。此外，英特尔等FPGA平台上，没有CARRY单元，因此，通过CARRY4单元等实现的延时电路不能适用。

因此，如何针对现有技术的缺陷，提出一种动态范围大、延时可调性强、分辨率高的通过英特尔等FPGA内部通用逻辑资源实现延时的电路，是本领域亟待解决的问题。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种基于全加器进位链实现可调延时的电路、装置及方法，通过FPGA内部通用逻辑资源实现可调延时，实现的延时具有极大的动态范围及非常高的分辨率，同时切换速度快，在一个周期查表即可刷新。

为了实现以上目的，本发明采用以下技术方案：

一种基于全加器进位链实现可调延时的电路，包括级联的多个延时单元，其特征在于，所述延时单元为全加器进位链，进位链包括多个级联的加法器，每个加法器接收三个源输入：被加数ax、加数bx、进位输入cix，还包括输出soutx，进位输出cox；x表示该加法器的级联序号；a0是外部信号DIN的输入端，最后一级加法器的加数bx＝0、输出soutx直接输出，其余加法器的加数bx端为选择输入Sx；加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联，选择输入信号Sx与对应的选择器x连接。

进一步地，所述全加器进位链为四位全加器或两位全加器。

进一步地，基于所述选择输入Sx确定进位信号co(x-1)通过内部的直连路径TAx或外部互连路径TBx输入序号为x的加法器；内部的直连路径TAx是指co(x-1)端与ax端的连接路径，外部互连路径TBx是指sout(x-1)端通过选择器(x-1)与ax端的连接路径。

进一步地，当Sx＝0时，进位信号co(x-1)经过外部互连路径TBx输入序号x的选择器；当Sx＝1时，进位信号co(x-1)经过内部的直连路径TAx输入序号x的选择器；或当Sx＝1时，进位信号co(x-1)经过外部互连路径TBx输入序号x的选择器；当Sx＝0时，进位信号co(x-1)经过内部的直连路径TAx输入序号x的选择器。

本发明还提出一种基于全加器进位链实现可调延时的装置，包括上述基于全加器进位链实现可调延时的电路、延时编程模块及存储模块；所述存储模块与基于全加器进位链实现可调延时的电路、延时编程模块相连；其特征在于：

所述延时编程模块用于根据需要的延时时间生成表示选择输入信号的信息码；

所述存储模块用于存储所述信息码，并将所述信息码送入基于全加器进位链实现可调延时的电中各延时单元的选择输入端，以确定进位信号的有效延时路径。

进一步地，在所述存储模块中预先存储选择输入信号的信息码与需要调节的不同级别延时的对应关系。

进一步地，所述存储模块为静态随机存储器。

本发明还提出一种基于全加器进位链实现可调延时的方法，基于上述基于全加器进位链实现可调延时的装置，包括步骤：

S1、接收需要的延时；

S2、基于所述需要的延时生成表示选择输入信号的信息码；

S3、将所述信息码通过存储模块送入各延时单元的选择输入端，以确定进位信号的有效延时路径。

进一步地，所述步骤S2为：

S2、在存储模块中查询所述需要的延时对应的信息码。

进一步地，在步骤S1之前还包括：

S0、将信息码与对应的延时关联存储于存储模块。

本发明的目的是针对现有技术的缺陷，提供了一种基于全加器进位链实现可调延时的电路、装置及方法。与现有技术相比，具有如下优点：

1、本发明通过FPGA内部通用逻辑资源实现可调延时，它的实现不依赖于IODELAY单元，不需要额外设置专用延时单元；且本发明基于传统的全加器结构，适用于英特等不包括专门的CARRY单元的FPGA平台。

2、本发明利用全加器进位链实现延时，进位链中包括多个级联的加法器，将每个加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联，选择输入信号Sx与对应的选择器x连接，使得进位信号经过加法器时，有两条路径可选，一是通过全加器进位链单元内部的直连路径TAx；二是通过外部互连路径TBx，克服了现有的基于全加器进位链实现延时时存在的延时动态范围小、分辨率低、延时可调性弱等问题；实现的延时具有极大的动态范围及非常高的分辨率，同时切换速度快，在一个周期查表即可刷新；

3、本发明仅基于全加器进位链就能够实现大范围的可调延时，不需要借助额外的延时电路，系统花销小；

4、本发明在存储器中预先存储选择输入信号的信息码与需要调节的不同级别延时的对应关系，能够及时根据不同的延时需求进行延时路径的确定及切换，提高了处理效率。

附图说明

图1是本发明实施例中提到的Stratix ALM的结构示意图；

图2是本发明实施例中提到的四位全加器的结构简化示意图；

图3是本发明实施例中提到的延时单元的的结构示意图；

图4是本发明实施例中提到的四位全加器延时设置示意图；

图5是本发明实施例中提到的延时单元的的结构简化示意图；

图6是本发明实施例中提到的基于全加器进位链实现可调延时的电路的结构示意图；

图7是本发明实施例中提到的基于全加器进位链实现可调延时的装置的结构示意图；

图8是本发明实施例中提到的基于全加器进位链实现可调延时的方法的流程示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

实施例一

本实施例提出了一种基于全加器进位链实现可调延时的电路，基于FPGA现场可编程逻辑器件，尤其是针对英特尔的FPGA平台。现场可编程逻辑器件可以为英特尔公司的Cyclone、CycloneII等系列器件，也可以为Stratix，StratixII等系列FPGA，在此不作限制。Cyclone，CycloneII等系列侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，Stratix，StratixII等系列侧重于高性能应用，容量大，性能能满足各类高端应用，用户可以根据自己实际应用要求进行选择。

以Stratix FPGA为例，一般包括如下单元结构：逻辑阵列模块(Tableinnovativeadaptive logic module，LAB)、数字信号处理模块(DSP)和锁相环模块(PLL)等。LAB是FPGA中的基本逻辑单元。LAB主要结构是8个适应逻辑模块(ALM)，适应逻辑模块(ALM)是StratixII器件的基本模块。每个ALM中都包含了两个可编程的寄存器、两个专用全加器、一个进位链、一个共享算术链和一个寄存器链。图1示出了ALM的具体结构。其中，组合逻辑块(Combinational Logic)中包含了两个4输入4查找表(LUT)和4个三输入的查找表。

具体地，本发明的可调延时的电路包括级联的多个延时单元，延时单元通过FPGA内部通用逻辑资源实现，不需要在芯片设置专用的延时单元IODELAY。因此，本发明采用进位链实现延时电路。在Stratix系列中，没有CARRY单元，但有相似的全加器进位链单元，因此，本发明针对英特尔的FPGA平台，采用全加器进位链。

全加器是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。本发明以四位全加器为例，对英特尔的多位全加器进位链进行说明。全加器进位链单元包括4个级联的加法器：加法器0、加法器1、加法器2、加法器3，全加器进位链的结构如图2所示。四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项，以得到输出和进位输出。

具体地，每个加法器接收三个源输入：被加数a、加数b、进位输入ci，还包括输出s、进位输出co。相应地，对于加法器x，其三个源输入分别为：被加数ax、加数bx、进位输入cix，还包括输出soutx、进位输出cox,其中，x为该加法器的级联序号。最低位加法器(加法器0)的被加数a0是外部信号DIN的输入端，进位输入ci0＝CIN＝0，CIN为上级单元进位输入。最高位加法器(加法器3)的加数b3端设置为0，进位输出co3为该单元的COUT。每个加法器的进位输出端cox连接到下一级的进位输入端ci(x+1)。除最后一级加法器外，其余加法器的加数bx端为选择输入Sx，此外，对于英特尔的多位全加器进位链，每个进位器的输出soutx与各选择器x对应连接，最后一级加法器3的信号输出sout3直接输出。也就是说，sout0与选择器0连接，sout1与选择器1连接，sout2与选择器2连接。

FPGA中支持多个全加器进位链单元级联，前一个单元的COUT连接到后一个单元的CIN上。具体地，上级单元进位输入CIN由前一ALM输入，下级单元进位输出COUT输出给下一ALM。

为了克服现有的采用加法器进位链实现延时链存在的延时动态范围小、分辨率低等问题，本发明对现有的英特尔全加器进位链进行改进。具体地，如图3所示，将每个加法器的输出端s通过对应的选择器与下级被加数a端互联，选择输入信号与对应的选择器连接。对于四位全加器，即将sout0通过选择器0与a0互连、将sout1通过选择器1与a1互连、将sout2通过选择器2与a2互连、S0输入选择器0、S1输入选择器1、S2输入选择器2。

基于改进的全加器进位链连接，进位信号经过加法器时，有两条路径可选，一是通过进位链单元内部的直连路径TAx；二是通过外部互连路径TBx。其中，x表示该路径所连接的下一级加法器的级联序号。内部的直连路径TAx是指co(x-1)端与ax端的连接路径，外部互连路径TBx是指sout(x-1)端通过选择器(x-1)与ax端的连接路径。

例如，对于连接级联序号为1和2的加法器，进位信号由加法器1传输到加法器2可以通过内部的路径TA2，也可以通过外部路径TB2。因此，四位全加器进位链中，加法器0与加法器1间的连接路径包括TA1、TB1，加法器1与加法器2间的连接路径包括TA2、TB2，加法器2与加法器3间的连接路径包括TA3、TB3。

全加器进位链单元内部的直连路径TAx与外部互连路径TBx间存在很大的差异，TAx是单元内部的固定走线，其延时极小，通常小于20ps；TBx是单元外部走线，其延时较大，通常数百ps左右。在实际应用中，可以根据具体的延时需要对进位信号所经过的路径进行选择。

具体地，为了对进位信号的有效路径进行选择，本发明为每个加法器设置相应的选择输入端Sx，对各Sx的选择输入Sx进行设置，以决定进位信号通过序号为x的加法器的有效延时路径。对于单个加法器，通过选择输入Sx的改变，可以使得进位信号通过此单元的产生dT1＝TB1-TA1的延时变化量。

如上所述，四位全加器进位链包括了3对相临的加法器，每对相临的加法器包括两条路径。因此，整个四位全加器进位链，进位信号经过的路径有2×2×2＝8种选择，即信号经过每个延时单元四位全加器进位链有8种不同的延时。例如，当Sx＝0时，序号x-1的加法器输出的信号经过外部互连路径TBx输入序号x的加法器；当Sx＝1时，序号x-1的加法器输出的信号经过内部的直连路径TAx输入序号x的加法器。

对于四位全加器进位链，通过改变S1、S2、S3的值，我们可以产生8种延时设置，具体如图5所示。当S1＝0、S2＝0、S3＝0时，进位信号通过在四位全加器进位链中通过的路径为TB1、TB2、TB3，产生的延时为路径TB1、TB2、TB3的路径延时之和；当S1＝0、S2＝0、S3＝1时，进位信号通过在四位全加器进位链中通过的路径为TB1、TB2、TA3，产生的延时为路径TB1、TB2、TA3的路径延时之和；当S1＝0、S2＝1、S3＝0时，进位信号通过在四位全加器进位链中通过的路径为TB1、TA2、TB3，产生的延时为路径TB1、TA2、TB3的路径延时之和；当S1＝0、S2＝1、S3＝1时，进位信号通过在四位全加器进位链中通过的路径为TB1、TA2、TA3，产生的延时为路径TB1、TA2、TA3的路径延时之和；当S1＝1、S2＝0、S3＝0时，进位信号通过在四位全加器进位链中通过的路径为TA1、TB2、TB3，产生的延时为路径TAS1、TB2、TB3的路径延时之和；当S1＝1、S2＝0、S3＝1时，进位信号通过在四位全加器进位链中通过的路径为TA1、TB2、TA3，产生的延时为路径TA1、TB2、TA3的路径延时之和；当S1＝1、S2＝1、S3＝0时，进位信号通过在四位全加器进位链中通过的路径为TA1、TA2、TB3，产生的延时为路径TA1、TA2、TB3的路径延时之和；当S1＝1、S2＝1、S3＝1时，进位信号通过在四位全加器进位链中通过的路径为TA1、TA2、TA3，产生的延时为路径TA1、TA2、TA3的路径延时之和。

相应地，还可以对Sx进行设置，当Sx＝1时，选择相应的外部互连路径，当Sx＝0时，选择相应的内部直连路径，在此不作限定。基于此，本发明将图3所示的四位全加器进位链延时单元简化为如图5所示的延时单元简化图。延时单元接收上级进位输入CIN输入，通过S1、S2、S3的设置，选择信号经过延时单元的有效路径，通过下级进位输出COUT输出信号。

本发明将多个延时单元级联，得到可调延时的电路。级联的延时单元位于相应的ALM中，通过对延时单元的级联实现各ALM的连接。如上所说，LAB主要结构是8个适应逻辑模块(ALM)，各ALM中的延时单元相互级联，形成8个串行连接的延时单元，形成基于全加器进位链实现可调延时的电路。

图6示出了由8个四位全加器进位链延时单元级联形成的延时电路。由于每个四位全加器进位链延时单元包括了2³种延时组合，因此，该延时电路包括了2²⁴种延时组合。当所有的选择信号都为1时，进位信号始终通过延时单元内部的直连路径进行传输，不会经过任何外部互连路径。由于单元内部的固定直连走线延时极小，且都比外部互连走线的延时时间短，因此，此时进位信号经过延时电路的延时时间最短。当所有的选择信号都为0时，进位信号始终通过延时单元的外部走线路径进行传输，不会经过任何内部的直连路径，此时信号经过延时电路的延时时间最长。而其余的2²⁴-2种延时路径的延时则位于这两种延时组合之间，大于所有的选择信号都为1的路径，小于所有的选择信号都为1的路径。这些延时组合的延时时间并不是线性的，实际应用种，可以根据需要进行相应选择信号的设置。

如上所述，本发明还可以采用两位全加器进位链替代四位全加器进位链，作为相应的延时单元。两位全加器进位链中，加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联，选择输入信号Sx与对应的选择器x连接，相应地，整个两位全加器进位链，信号经过的路径有2种选择。

实施例二

如图7所示，本实施例提出了一种基于全加器进位链实现可调延时的装置，包括实现可调延时的电路1、延时编程模块2及存储模块3。

基于全加器进位链实现可调延时的电路1可以为实施例一中由8个四位全加器进位链延时单元级联形成的延时电路，也可以为由两位全加器进位链延时单元级联形成的延时电路，还可以为其它数量的延时单元级联形成的延时电路，在此不作限定。存储模块3与可调延时的电路1、延时编程模块2相连。实际实用中，延时编程模块2根据所需要的延时生成表示选择输入信号的信息码，并将生成的信息码存储到存储模块3，通过存储模块将信息码送入实现可调延时的电路1中各延时单元的选择输入端，以确定信号在延时电路中的有效延时路径。

在实际应用中，所需要的延时可能会不断变化的，因此需要根据不同的延时选择不同的延时路径。为了提高不同延时路径的确定效率，本发明可以首先在存储模块3中存储选择输入信号的信息码与需要调节的不同级别延时的对应关系。例如，当需要1024级延时可调时，首先将所需的1024个延时刻度找出来，确定相应的选择输入信号的信息码。在存储模块3中将1024个延时刻度与相应信息码关联存储。进行信号延时时，根据当前需要的延时，实时在存储模块3中找出关联的信息码，控制各延时单元的选择输入端，使得信号产生正确的延时。本发明所述的存储模块3可以为静态随机存储器(StaticRandom-AccessMemory，SRAM)。

实施例三

如图8所示，本实施例提出了一种基于全加器进位链实现可调延时的方法，该方法应用于实施例二所述的基于全加器进位链实现可调延时的装置中的延时编程模块。具体为：

S1、接收需要的延时；

S2、基于所述需要的延时生成表示选择输入信号的信息码；

S3、将所述信息码通过存储模块送入各延时单元的选择输入端，以确定进位信号的有效延时路径。

不同应用所需要的延时不同，因此，实际应用中，延时编程模块接收需要的延时，根据所需要的延时生成表示选择输入信号的信息码，将信息码送入实现可调延时的电路1中各延时单元的选择输入端，以确定信号在延时电路中的有效延时路径，以达到最终需要的延时。

如上所述，为了提高不同延时路径的确定效率，本发明可以首先在存储模块3中存储选择输入信号的信息码与需要调节的不同级别延时的对应关系。因此，相应的实现可调延时的方法具体为：

S1、接收需要的延时；

S2、在存储模块中查询所述需要的延时对应的信息码；

S3、将所述信息码通过存储模块送入各延时单元的选择输入端，以确定进位信号的有效延时路径。

为了在存储模块中查询所述需要的延时对应的信息码，需要在对信号进行延时前，在存储模块中存储选择输入信号的信息码与需要调节的不同级别延时的对应关系。也就是说，实现可调延时的方法在步骤S1之前还包括：

S0、将信息码与对应的延时关联存储于存储模块。

本发明提出一种基于全加器进位链实现可调延时的电路、装置及方法，通过FPGA内部通用逻辑资源实现可调延时，它的实现不依赖于IODELAY单元，不需要额外设置专用延时单元；且本发明基于传统的全加器结构，适用于英特等不包括专门的CARRY单元的FPGA平台；利用全加器进位链实现延时，进位链中包括多个级联的加法器，将每个加法器的输出soutx通过对应的选择器x与下级被加数a(x+1)端互联，选择输入信号Sx与对应的选择器x连接，使得进位信号经过加法器时，有两条路径可选，一是通过全加器进位链单元内部的直连路径TAx；二是通过外部互连路径TBx，克服了现有的基于全加器进位链实现延时时存在的延时动态范围小、分辨率低、延时可调性弱等问题；实现的延时具有极大的动态范围及非常高的分辨率，同时切换速度快，在一个周期查表即可刷新；仅基于全加器进位链就能够实现大范围的可调延时，不需要借助额外的延时电路，系统花销小；在存储器中预先存储选择输入信号的信息码与需要调节的不同级别延时的对应关系，能够及时根据不同的延时需求进行延时路径的确定及切换，提高了处理效率。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。