阅读说明：本技术 栅极控制电路及晶体管驱动电路 (Gate control circuit and transistor drive circuit ) 是由 常次幸男 于 2019-07-15 设计创作，主要内容包括：本发明涉及栅极控制电路及晶体管驱动电路,即使在电源电压低且低温时,也能够确保高端浮动电源的电位差,按照命令控制高端侧和低端侧的各栅极电压。栅极控制电路具备：第一栅极控制部,基于第一基准电压节点与第二基准电压节点之间的电位差,对在第一基准电压节点与输出节点之间连接的第一晶体管的栅极电压进行控制；第二栅极控制部,基于第三基准电压节点与第四基准电压节点之间的电位差,对在输出节点与第四基准电压节点之间连接的第二晶体管的栅极电压进行控制；以及电压调整电路,在第一基准电压节点的电压从初始电压上升的中途的第一期间和从通常电压下降的中途的第二期间中,使第一基准电压节点与第二基准电压节点之间的电位差暂时地增大。(The present invention relates to a gate control circuit and a transistor drive circuit, which can ensure the potential difference of a high-end floating power supply even when the power supply voltage is low and the temperature is low, and can control the gate voltage of a high-end side and the gate voltage of a low-end side according to a command. The gate control circuit includes: a first gate control unit that controls a gate voltage of a first transistor connected between a first reference voltage node and an output node based on a potential difference between the first reference voltage node and a second reference voltage node; a second gate control unit that controls a gate voltage of a second transistor connected between the output node and a fourth reference voltage node based on a potential difference between the third reference voltage node and the fourth reference voltage node; and a voltage adjustment circuit that temporarily increases a potential difference between the first reference voltage node and the second reference voltage node in a first period in which the voltage of the first reference voltage node increases from an initial voltage and a second period in which the voltage of the first reference voltage node decreases from a normal voltage.)

栅极控制电路及晶体管驱动电路

相关申请的引用：

本申请享受以日本专利申请2019-283号(申请日：2019年1月4日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及栅极控制电路及晶体管驱动电路。

背景技术

关于IGBT等对高电流进行开关(switch)的功率半导体元件，需要将10V以上的高电压施加给栅极。因此，一般而言，通过高端(high side)侧晶体管和低端(low side)侧晶体管对功率半导体元件的栅极进行控制。

若高端侧晶体管和低端侧晶体管在相同定时导通，则在电源电压节点和接地节点间流过贯通电流，导致电力的损失。因此，需要高端侧晶体管和低端侧晶体管不同时导通那样的控制。

作为防止同时导通的控制的一例，对高端侧晶体管的栅极电压和低端侧晶体管的栅极电压进行监控。即，在导通高端侧的情况下，首先使低端侧断开，在通过低端栅极电压确认了断开之后，与高端导通信号取逻辑与而通过升压电平移位电路使导通信号向高端进行传输来进行导通。在导通低端侧的情况下，首先断开高端侧，在通过高端侧的栅极电压确认了断开之后，通过降压电平移位电路将信号向低端侧进行传输，与高端断开信号取逻辑与而对低端进行导通。

但是，在高端侧电源VCC接入时或电源切断时等，电源电压暂时变低，所以上述的两个电平移位电路不能正常动作，有不能准确地传输监控信号的顾虑。如果高端侧为导通状态，VCC电源急剧地降低，则在没有高端浮动(floating)电源的电位差(VCC-Hs_GND)的监视电路的情况下，若低端导通信号进入，则高端断开的监视信号不稳定，有高端侧晶体管和低端侧晶体管都导通而流过贯通电流的顾虑。

此外，假设存在高端浮动电源的电位差(VCC-Hs_GND)的监视电路且高端完成断开。若将高端的断开状态传输至低端的降压电平移位电路不动作，则低端保持断开状态，外部晶体管驱动的输出端子OUT成为高阻抗。若外部晶体管为MOS栅极晶体管，则栅极电压不稳定而流过不能控制的电流。为了避免而需要通过VCC-GND间监视信号降低OUT的其他系统。电源监视需要VCC-Hs_GND间和VCC-GND间的两个系统。

进而在开关电源的应用中，因雷涌等而电源几us瞬停，要求在VCC＝2.4V左右且低温-45℃条件下将高端导通状态保持一定时间以后使高端断开。若降压电平移位电路不稳定，则不能保持导通状态。因此，即使电源电压低(2.4V＜VCC＜4V)且低温-45℃，也需要确保高端浮动电源的电位差(VCC-Hs_GND)。

发明内容

本发明的一个方式提供一种栅极控制电路及晶体管驱动电路，即使在电源电压低且低温时，也能够确保高端浮动电源的电位差(VCC-Hs_GND)，按照PWM的导通、断开命令对高端侧和低端侧的各栅极电压进行控制。

根据本实施方式，提供一种栅极控制电路，其中，具备：

第一栅极控制部，基于第一基准电压节点与电压比所述第一基准电压节点低的第二基准电压节点之间的电位差，对在所述第一基准电压节点与输出节点之间连接的第一晶体管的栅极电压进行控制；

第二栅极控制部，基于电压比所述第一基准电压节点低的第三基准电压节点与电压比所述第三基准电压节点低的第四基准电压节点之间的电位差，对在所述输出节点与所述第四基准电压节点之间连接的第二晶体管的栅极电压进行控制；以及

电压调整电路，在所述第一基准电压节点的电压从初始电压上升的中途的第一期间和所述第一基准电压节点的电压从通常电压下降的中途的第二期间中，使所述第一基准电压节点与所述第二基准电压节点之间的电位差暂时地增大。

附图说明

图1是一实施方式的具备栅极控制电路的晶体管驱动电路的电路图。

图2是表示第一期间和第二期间的一例的图表。

图3是表示第一基准电压节点和从第二基准电压节点流到第四基准电压节点的电流的关系的图表。

图4是表示电压调整电路的内部结构的一例的电路图。

具体实施方式

以下，参照附图说明实施方式。另外，在本说明书和附图中，为了理解的容易性和图示的方便，对一部分结构部分进行省略、变更或简易化地进行说明及图示，但能期待同样的功能的程度的技术内容也被解释为包含于本实施方式。此外，在本说明书中添附的附图中，为了图示和理解的容易性的方便，有时与实物相比而适当将比例尺及纵横的尺寸比等进行变更来夸张表示。

图1是一实施方式的具备栅极控制电路1的晶体管驱动电路2的电路图。在图1中，示出了栅极控制电路1及晶体管驱动电路2内的主要的电路元件。实际上，能够存在图1中未图示的各种电路元件。栅极控制电路1构成晶体管驱动电路2的一部分。

图1的晶体管驱动电路2是用于驱动IGBT等功率半导体元件3的电路。功率半导体元件3一般来说外置于晶体管驱动电路2。

晶体管驱动电路2具备高端侧的第一晶体管MDP1、和低端侧的第二晶体管MDN1。

第一晶体管MDP1是在第一基准电压节点VCC与输出节点OUT之间连接的PMOS晶体管。更详细地说，第一晶体管MDP1的源极与第一基准电压节点VCC连接，漏极与输出节点OUT连接。在输出节点OUT上，连接有功率半导体元件3的栅极。另外，也有时在第一晶体管MDP1的漏极与输出节点OUT之间连接有电阻。

在第一晶体管MDP1的栅极上，连接有第一栅极控制部4。第一栅极控制部4基于第一基准电压节点VCC与电压比第一基准电压节点VCC低的第二基准电压节点Hs_GND之间的电位差，对在第一基准电压节点VCC与输出节点OUT之间连接的第一晶体管MDP1的栅极电压进行控制。

第二晶体管MDN1是在输出节点OUT与第四基准电压节点GND之间连接的NMOS晶体管。更详细地说，第二晶体管MDN1的漏极与输出节点OUT连接，源极与第四基准电压节点GND连接。也有时在第二晶体管MDN1的漏极与输出节点OUT之间连接有电阻。

在第二晶体管MDN1的栅极上，连接有第二栅极控制部5。第二栅极控制部5基于电压比第一基准电压节点VCC低的第三基准电压节点Ls_REG与电压比第三基准电压节点Ls_REG低的第四基准电压节点GND之间的电位差，对在输出节点OUT与第四基准电压节点GND之间连接的第二晶体管MDN1的栅极电压进行控制。

第一栅极控制部4具有第一电平移位电路6。第一电平移位电路6将第一晶体管MDP1的栅极电压变换为与第二栅极控制部5的工作电压相应的电压电平后输入至第二栅极控制部5。

第二栅极控制部5具有第二电平移位电路7。第二电平移位电路7将第二晶体管MDN1的栅极电压变换为与第一栅极控制部4的工作电压相应的电压电平后输入至第一栅极控制部4。

第一栅极控制部4基于由第二电平移位电路7变换了电压电平的第二晶体管MDN1的栅极电压，对第一晶体管MDP1的栅极电压进行控制。第二栅极控制部5基于由第一电平移位电路6变换了电压电平的第一晶体管MDP1的栅极电压，对第二晶体管MDN1的栅极电压进行控制。

更详细地说，第一栅极控制部4具有在第一基准电压节点VCC与第二基准电压节点Hs_GND之间连接的PMOS晶体管M1、电阻R1、和NMOS晶体管M2。PMOS晶体管M1的源极与第一基准电压节点VCC连接，PMOS晶体管M1的漏极与电阻R1的一端连接，电阻R1的另一端与NMOS晶体管M2的漏极连接，NMOS晶体管M2的源极与第二基准电压节点Hs_GND连接。

PMOS晶体管M1的漏极与电阻R1的连接节点连接于第一晶体管MDP1的栅极。此外，该连接节点的电压经由电阻R2输入至第一电平移位电路6，被变换为低端侧的电压电平。

在PMOS晶体管M1和NMOS晶体管M2的两个栅极上，连接有逆变器IV1的输出节点。该逆变器IV1对第二栅极控制部5内的第二电平移位电路7的输出信号进行反转而从输出节点OUT输出。

第二栅极控制部5除了第二电平移位电路7外，还具有PMOS晶体管M3、电阻R3、NMOS晶体管M4、电阻R4、NOR门G1、逆变器IV3、IV4、NAND门G2、逆变器IV5、IV6。

PMOS晶体管M3的源极与第三基准电压节点Ls_REG连接，PMOS晶体管M3的漏极与电阻R3的一端连接，电阻R3的另一端与NMOS晶体管M4的漏极连接，NMOS晶体管M4的源极与第四基准电压节点GND连接。

电阻R3与NMOS晶体管M4的漏极的连接节点连接于第二晶体管MDN1的栅极。此外，该连接节点的电压经由电阻R4输入至NOR门G1。NOR门G1输出将PWM信号通过逆变器IV3进行反转后的信号与第二晶体管MDN1的栅极之间的逻辑或的反转信号，所述PWM信号对第一晶体管MDP1与第二晶体管MDN1的导通/断开进行控制。NOR门G1的输出信号由第二电平移位电路7进行电压电平的变换后，输入至第一栅极控制部4内的逆变器IV1。

第一栅极控制部4内的各电路元件将第二基准电压节点Hs_GND作为接地电平，从第一基准电压节点VCC接受电源电压的供应。第二栅极控制部5内的各电路元件将第四基准电压节点GND作为接地电平，从第三基准电压节点Ls_REG接受电源电压的供应。在第一电平移位电路6和第二电平移位电路7上，连接有第一～第四基准电压节点Vcc、Hs_GND、Ls_REG、GND。

接着，说明图1的第一栅极控制部4和第二栅极控制部5的动作。在第一基准电压节点VCC和第三基准电压节点Ls_REG的电压为通常电压的情况下，若PWM信号成为高，则逆变器IV3的输出为低电平，NAND门G2的输出为高电平，逆变器IV6的输出成为高电平。因此，NMOS晶体管M4导通，PMOS晶体管M3断开，NMOS晶体管M4的漏极成为低电平。因此，第二晶体管MDN1断开，并且NOR门G1的两个输入成为低电平，NOR门G1的输出成为高电平。因此，第二电平移位电路7的输出成为低电平电压。由此，第一栅极控制部4内的逆变器IV1的输出成为高电平，NMOS晶体管M2导通。因此，第二MDP1导通。这样，若PWM信号成为高，则第二晶体管MDN1断开而第一晶体管MDP1导通，输出节点OUT成为高电平电压，功率半导体元件3导通。

另一方面，在第一基准电压节点VCC和第三基准电压节点Ls_REG的电压为通常电压的情况下，若PWM信号成为低电平，则逆变器IV3的输出为高电平，NOR门G1的输出为低电平，第二电平移位电路7的输出成为高电平电压，第一栅极控制部4内的逆变器IV1的输出成为低电平(Hs_GND电平)。因此，PMOS晶体管M1导通，第一晶体管MDP1的栅极成为高电平，所以第一晶体管MDP1断开。此时，第二栅极控制部5内的逆变器IV4的输出成为低电平，所以第二栅极控制部5内的NAND门G2的两个输入都成为高电平，NAND门G2的输出为低电平，逆变器IV6的输出成为低电平。因此，PMOS晶体管M3导通而第二晶体管MDN1的栅极成为高电平。由此，第一晶体管MDP1断开而第二晶体管MDN1导通，输出节点OUT成为低电平电压，功率半导体元件3断开。

栅极控制电路1除了具有上述的第一栅极控制部4和第二栅极控制部5外，还具有电压调整电路10。

电压调整电路10在第一基准电压节点VCC上升的中途的第一期间、和下降的中途的第二期间中，使第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差暂时地增大。电压调整电路在第一期间及第二期间以外的期间，停止使第一基准电压节点与第二基准电压节点之间的电位差暂时地增大的动作。第一期间结束时的第一基准电压节点的电压是比通常电压低的电压，第二期间结束时的第一基准电压节点的电压是比第二基准电压节点的电压高的电压。

电压调整电路10也可以使第一期间结束的第一基准电压VCC电平与第二期间开始的第一基准电压VCC电平不同。通过使第一期间结束的第一基准电压VCC电平与第二期间开始的第一基准电压VCC电平不同，从而能够防止第一基准电压节点VCC与第二基准电压节点Hs_GND间之间的电位差变得不稳定的振荡(chattering)。

图2是表示第一期间和第二期间的一例的图表。图2的横轴为第一基准电压节点VCC[V]，纵轴为第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差[V]。图2的实线波形为本实施方式的电位差，虚线波形为不进行电位差的升压动作的以往的波形。如图2的实线波形所示，在本实施方式中，在上述的第一期间和第二期间中使电位差升压，且将与第一期间的结束时刻对应的第一基准电压和与第二期间的开始时刻对应的第一基准电压错开。

图3是表示第一基准电压节点VCC和从第二基准电压节点Hs_GND流到第四基准电压节点GND的电流的关系的图表。图3的横轴为第一基准电压节点VCC[V]，纵轴为电流[μA]。

如图3中箭头所示，第一基准电压节点VCC从0V逐渐变高时的电位差及电流的变化、和第一基准电压节点VCC从通常电压逐渐变低时的电位差及电流的变化相比较，有一部分不同，具有滞后现象。

图4是表示电压调整电路10的内部结构的一例的电路图。如图4所示，电压调整电路10也可以具有升压定时控制电路11、第一电流生成电路12、电流源13以及第二电流生成电路14。

升压定时控制电路11生成升压定时信号，第一基准电压节点VCC从初始电压开始上升到成为第一电压为止，所述升压定时信号为第一逻辑，在第一基准电压节点VCC超过第一电压时，所述升压定时信号成为第二逻辑，第一基准电压节点VCC从通常电压开始下降到成为第二电压为止，所述升压定时信号为第二逻辑，在第一基准电压节点VCC成为第二电压以下时，所述升压定时信号成为第一逻辑。第一电压和第二电压的大小关系为任意。上述的第一期间在第一基准电压节点的电压超过第一电压时结束，第二期间在第一基准电压节点的电压成为第二电压时开始。

第一电流生成电路12中，在升压定时信号为第一逻辑时，若第一基准电压节点VCC成为比第一电压及第二电压小的第三电压以上，则从第二基准电压节点Hs_GND向第四基准电压节点GND流过电流。

电流源13在第一基准电压节点VCC比第三电压大且为比第一电压及第二电压小的第四电压以上时，生成规定的电流。第二电流生成电路14基于规定的电流，从第二基准电压节点Hs_GND向第四基准电压节点GND流过电流。

升压定时控制电路11具有电阻R5～R7、NMOS晶体管M6、差动放大器15、电压源16、和逆变器IV7。电阻R5和电阻R6被串联连接到第一基准电压节点VCC与第四基准电压节点GND之间。在电阻R5和R6的连接节点上连接电阻R7的一端，电阻R7的另一端与晶体管M6的漏极连接，晶体管M6的源极与第四基准电压节点GND连接。差动放大器15的输出信号输入至晶体管M6的栅极，并且输入至逆变器IV7。逆变器IV7对差动放大器15的输出信号进行反转，输出升压定时信号。

在差动放大器15的负侧输入节点上，连接有电阻R5和R6的连接节点。在差动放大器15的正侧输入节点上，连接有电压源16。差动放大器15的输出节点与逆变器IV7的输入节点连接。逆变器IV7的输出节点与第一电流生成电路12内的NMOS晶体管M5的栅极连接。

第一电流生成电路12具有电阻(第二电阻)R9、齐纳二极管D1、D2、PMOS晶体管M6、M7、和NMOS晶体管M5、M8、M9。

在第一基准电压节点VCC与第二基准电压节点Hs_GND之间，并联连接有电阻(第一电阻)R8和齐纳二极管D1。电阻R8是在第一电流生成电路12和第二电流生成电路14中公共地使用的电阻。晶体管(第三晶体管)M8的漏极与第二基准电压节点Hs_GND连接，晶体管M8的源极与第四基准电压节点GND连接。

在第一基准电压节点VCC与晶体管M8的栅极之间，共源共栅式(cascode)连接有晶体管M6和M7。在第一基准电压节点VCC与晶体管M12的栅极之间，连接有电阻R9。

在晶体管M8的栅极与第四基准电压节点GND之间，并联连接有晶体管M9、齐纳二极管D2、和晶体管M5。

电流源13具有NPN晶体管Q1～Q5、电阻R10～R12、和PMOS晶体管M10、M11。在第一基准电压节点VCC与第四基准电压节点GND之间，串联连接有电阻R10和晶体管Q2、Q4。此外，在第一基准电压节点VCC与第四基准电压节点GND之间，串联连接有PMOS晶体管M10、M11、电阻R11、NPN晶体管Q1、Q5、和电阻R12。就晶体管Q1和Q2的基极是公共的，由Q4、Q3、Q5和R12构成恒流电路。

第二电流生成电路14具有PMOS晶体管M12～M15、NMOS晶体管M16～M19、电阻R13、和齐纳二极管D3～D5。

晶体管M12、M13与电流源13内的晶体管M10、M11构成电流镜电路。此外，晶体管M12、M13与晶体管M6、M7构成电流镜电路。晶体管M16、M17与晶体管M18、M19构成电流镜电路。

接着，说明图4的电压调整电路10的动作。若第一基准电压节点VCC从0V逐渐变高，则最初差动放大器15的输出为高电平，逆变器IV7的输出成为低电平。因此，晶体管M5为断开状态。

晶体管M8的栅极经由电阻R9而与第一基准电压节点VCC连接。若第一基准电压节点VCC逐渐变高，则作为电阻R9的另一端侧的晶体管M8的栅极电压也逐渐变高。若晶体管M8的栅极电压超过晶体管M8的阈值电压，则电流从第一基准电压节点VCC通过电阻R8流到晶体管M8的漏极·源极间。由此，第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差上升，开始电位差的升压动作。

另一方面，若第一基准电压节点VCC成为晶体管Q3～Q5的基极·发射极间电压VBE的2倍以上的电压，则第二电流生成电路14内的电流源13开始向晶体管Q1流过规定的电流Ia。该电流Ia由以下的(1)式来表示。

Ia＝VT×ln(N)/R12……(1)

在此，VT为晶体管Q1～Q5的热电压，N为晶体管的个数，在图4的电路中，为晶体管Q3和Q5这2个，N＝2。

开始流过电流Ia是在第一基准电压节点VCC超过了以下的(2)式的右边中的各电压的总和即约2V时。

VCC＝晶体管M10的阈值电压VTH+饱和状态的晶体管M10的源极·漏极间电压VSD(M10)_sat+M11的漏极源极电压VSD(M11)_sat+晶体管Q1的集电极·发射极间电压VCE(Q1)_sat+晶体管Q3、Q5的集电极·发射极间电压VCE(Q5)_sat……(2)

在此，(2)式的右边的VSD(M10)_sat和VCE(Q5)_sat分别以以下的(3)式和(4)式来表示。

VSD(M10)_sat＝R11×Ia……(3)

VCE(Q5)_sat＝VBE(Q2)……(4)

(2)式的第一基准电压节点VCC的最小电压VCCmin1以以下的(5)式来表示。

VCCmin1＝VSD(M10)_sat+VSD(M11)_sat+VCE(Q1)_sat+VCE(Q5)_sat

＝1V+0.15V+0.15V+0.7V＝约2V……(5)

饱和状态的晶体管M10的源极·漏极间电压VSD_sat通过自偏压，被偏压为电阻R11×Ia。

第二电流生成电路14内的晶体管M12、M13、电阻R13、晶体管M16、M17进行动作的第一基准电压节点VCC的最小电压VCCmin2以以下的(6)式来表示。

VCCmin2＝晶体管M12的VSD(M12)_sat+晶体管M13的VSD(M13)_sat+晶体管M16的栅极·源极间电压VGS(M16)+晶体管M17的VDS(M17)_sat……(6)

(6)式的右边的VSD(M12)_sat以以下的(7)式来表示。

VSD(M12)_sat＝R13×Ia……(7)

因此，上述(6)式以以下的(8)式来表示。

VCC_min2＝VSD(M12)_sat+VSD(M13)_sat+VGS(M16)+VDS(M17)_sat

＝1V+0.1V×3＝1.3V……(8)

这样，(8)式的电压值比(5)式的电压值低，所以在第一基准电压节点VCC成为(5)式的约2V的情况下，在晶体管M16、M17中流过电流，在与晶体管M16、M17构成电流镜电路的晶体管M18、M19中流过电流。此时，在晶体管M15的栅极与源极之间连接的齐纳二极管D5没有击穿(breakdown)，所以晶体管M15的栅极成为与第四基准电压节点GND大致相等的电压。由此，电流从电阻R8开始流动而通过晶体管M15的源极·漏极间。

同时，与晶体管M12、M13构成电流镜电路的晶体管M6、M7的源极·漏极间电流增大，该电流流过晶体管M9的漏极·源极间。晶体管M9与晶体管M8构成电流镜电路，所以晶体管M8的漏极·源极间的电流也增大。因此，更多的电流从第二基准电压节点Hs_GND流过第四基准电压节点GND，第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差增大。

若第一基准电压节点VCC进一步变高，则升压定时控制电路11内的电阻R5、R6、R7的连接节点的电压变得比电压源16的电压高，差动放大器15的输出从高电平转变为低电平。因此，晶体管M5成为导通，晶体管M8的栅极降低到第四基准电压节点GND的电压，因此晶体管M8的漏极·源极间没有流过电流，图2所示的第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差的升压动作停止。

相反，在第一基准电压节点VCC从通常电压逐渐下降的情况下，升压定时控制电路11内的晶体管M5导通，晶体管M6断开，所以在由电阻R5和R6分压的电压低于电压源16的电压的时刻，差动放大器15的输出从低电平转变为高电平。由此，晶体管M5断开，从电阻R8向晶体管M8的漏极·源极间流过电流，第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差的升压动作开始。

这样，在本实施方式中，在电源接入时或电源切断时等，高端侧的第一基准电压节点VCC的电压电平暂时地变低的情况下，进行将第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差暂时地变大的升压动作，所以即使在第一基准电压节点VCC较低的情况下，也能够防止高端侧的晶体管MDP1和低端侧的晶体管MDN1同时导通而流过贯通电流这样的不良情况。

更具体而言，在本实施方式中，在第一基准电压节点VCC开始上升的第一期间和开始下降的第二期间内，从第二基准电压节点Hs_GND向第四基准电压节点GND流过电流，将第一基准电压节点VCC与第二基准电压节点Hs_GND之间的电位差变大。此外，通过使第一期间结束时的第一基准电压节点VCC与第二期间开始时的第一基准电压节点VCC不同，防止上述的电位差的振荡。由此，即使电源接入时或电源切断时，从高端侧的晶体管MDP1向低端侧的晶体管MDN1也不流过贯通电流，能够进行稳定的栅极控制。

说明了本发明的几个实施方式，但这些实施方式作为例而提示，没有意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，能够在不脱离发明的主旨的范围中，进行各种省略、置换、变更。这些实施方式或其变形被包含于发明的范围或主旨，并且被包含于权利要求书中记载的发明及其均等的范围内。