阅读说明：本技术 一种多pll并联输出时钟同步系统及其工作方法 (Multi-P LL parallel output clock synchronization system and working method thereof ) 是由 乔家庆 王振宇 刘冰 王华辰 陈帅 于 2020-04-21 设计创作，主要内容包括：本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1：电路完成锁相达到稳定状态后,所有VCO时钟信号F<Sub>V1</Sub>～F<Sub>VN</Sub>的工作频率相同；步骤2：对所有PPL内部的分频器进行配置,使得每个PLL的第一通道的输出时钟频率与输入时钟F<Sub>i</Sub>的频率相同,并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时,将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上,加入一个采样器电路；步骤5：SYNC发出有效脉冲,经过PLL的同步后,实现边沿同步。本发明实现经过外部SYNC作用后,所有输出时钟在同一时刻由无效电平变为有效电平。(The invention provides a clock synchronization system for multiple P LL parallel output and a working method thereof, step 1, after the circuit finishes phase locking and reaches a stable state, all VCO clock signals F V1 ～F VN 2, configuring all frequency dividers inside the PP L so that the output clock frequency of the first channel of each P LL is the same as the input clock F i The frequency of the first channel is the same, the output clock of the first channel is selected from the multi-path selector to be used as a feedback clock to carry out phase locking for each P LL, step 3, when all P LL are waited to complete phase locking and reach a stable state, the output frequency divider 1 in each P LL is configured not to be influenced by SYNC, step 4, a sampler circuit is added on an input path of SYNC, step 5, the SYNC sends out effective pulses, edge synchronization is realized after synchronization of P LL, and the invention also discloses the method for synchronizing the edge of the first channel of the second channel of the thirdAfter the external SYNC action is realized, all the output clocks are changed from the invalid level to the valid level at the same time.)

一种多PLL并联输出时钟同步系统及其工作方法

技术领域

本发明属于数字电路的技术领域；具体涉及一种多PLL并联输出时钟同步系统及其工作方法。

背景技术

时钟锁相环(Phase Locked Loop,PLL)在现代电子系统中具有重要的作用。在数字集成电路中，经常使用PLL来合成芯片所需要的不同频率的时钟信号。PLL通常由鉴相器(Phase Detector，PD)、环路滤波器(Loop Filte，LF)、压控振荡器(Voltage ControlledOscillator，VCO)三部分组成前向通路，由分频器组成频率相位的反馈通路。压控振荡器后可连接N个不同的分频器，以实现N路不同频率的时钟输出，解决多PLL并联输出时钟不同步的问题。

发明内容

本发明提供一种多PLL并联输出时钟同步系统及其工作方法，实现经过外部同步脉冲SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平，解决多PLL并联输出时钟不同步的问题。

本发明通过以下技术方案实现：

一种多PLL并联输出时钟同步系统，其特征在于，所述系统包括多路缓冲器Ⅰ和时钟锁相环PLL，所述多路缓冲器Ⅰ接收输入时钟信号F_i、并将时钟信号F_i分别传输至多个并联的时钟锁相环PLL，每个时钟锁相环PLL输出M个时钟信号；

一个所述时钟锁相环PLL包括鉴相器、环路滤波器、反馈分频器、压控振荡器、多路选择器、多路缓冲器Ⅱ和多个分频器，所述鉴相器接收输入时钟信号F_i及参考时钟F_R，所述鉴相器输出电压信号V_p至环路滤波器，所述环路滤波器输出电压信号V_F至压控振荡器，所述压控振荡器输出时钟信号F_V至多路缓冲器Ⅱ，所述多路缓冲器Ⅱ输出时钟信号F_V至多个分频器，每个所述分频器输出时钟F_X，多个所述输出时钟F_X传输至多路选择器，所述多路选择器输出反馈始终F_B至反馈分频器，所述反馈分频器输出参考时钟F_R；

所述多个并联的时钟锁相环PLL接收同步脉冲SYNC的脉冲信号，所述同步脉冲SYNC的脉冲信号经过采样器分别传输至分频器。

一种用于多PLL并联输出时钟同步系统的方法，所述方法包括以下步骤，

步骤1：电路完成锁相达到稳定状态后，所有VCO时钟信号F_V1～F_VN的工作频率相同；

步骤2：对所有时钟锁相环PPL内部的分频器进行配置，使得每个时钟锁相环PLL的第一通道的输出时钟频率与输入时钟F_i的频率相同，并从多路选择器中为每个时钟锁相环PLL选择第一通道的输出时钟作为反馈时钟进行锁相；

步骤3：等待所有时钟锁相环PLL完成锁相达到稳定状态时，将每个时钟锁相环PLL内部的输出分频器1配置为不受同步脉冲SYNC影响；

步骤4：在每个时钟锁相环PLL_N中同步脉冲SYNC的输入路径上，加入一个采样器电路；

步骤5：同步脉冲SYNC发出有效脉冲，经过时钟锁相环PLL的同步过程后，所有输出时钟在同一时刻由无效电平变为有效电平，实现边沿同步。

进一步的，所述步骤1中该频率所有输出时钟F₁₁～F_NM运行频率的公倍数，即有如下关系：

F_V1＝F_V2＝…＝F_VN＝F_V

[F₁₁,F₁₂,…,F_1M,F₂₁,F₂₂,…,F_2M,…,F_N1，F_N2，…，F_1M]＝F_V。

进一步的，所述步骤2中，当反馈分频器分频因子配置为1，即有：

F₁₁＝F₂₁＝…＝F_N1＝F_i。

进一步的，所述步骤3中当所有时钟锁相环PLL完成锁相并达到稳定状态时，所有VCO时钟F_V1～F_VN之间同步；单个PLL_x内部，每个输出时钟F_x1,F_x2,…,F_xM均与其内部的VCO时钟F_Vx同步；单个PLL_x内不同输出时钟F_x1,F_x2,…,F_xM之间不同步；不同PLL的第一通道的输出时钟F₁₁,F₂₁,…,F_N1之间相互同步；不同PLL的第一通道的输出时钟F₁₁,F₂₁,…,F_N1与输入时钟F_i同步，用符号来表示时钟之间的同步，即有如下关系：

进一步的，所述步骤3中将每个PLL内部的输出分频器1配置为不受同步脉冲SYNC影响，即在SYNC的输入有效时，第一通道的输出时钟F₁₁,F₂₁,…,F_N1不会被中断去执行同步过程，而是会不受影响地持续工作。

本发明的有益效果是：

未使用该方法之前，附图2所示的并联PLL结构无法实现所有输出时钟的正确同步；使用本专利所提出的解决方法之后，可使得PLL的同步过程具有确定性的特点，从同步过程的开始执行到同步结束，根据时钟的传播路径，电路的运行的每一步均为是固定透明的，不再存在亚稳态等不稳定现象，不同PLL对SYNC的采样为同一个时刻点，经过外部同步脉冲SYNC作用后，所有输出时钟可以被正确地同步，即在同一时刻由无效电平变为有效电平。

附图说明

附图1单PLL内部结构图。

附图2本发明并联PLL应用电路结构图。

附图3本发明加入采样器的单PLL内部结构图。

附图4本发明同步脉冲SYNC采样电路图。

具体实施方式

下面将结合本发明实施例中的附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

鉴相器对输入时钟F_i与参考时钟F_R的频率与相位进行比较，当二者均相同时，鉴相器输出的电压信号V_P才会稳定；环路滤波器的作用为获得信噪比更高的电压信号V_F；压控振荡器输出PLL工作的核心时钟F_V，其频率一般在GHz以上，具体输出频率由电压信号V_F控制；F_V经过多路缓冲器后，再分别经过N个分频器后，得到N个输出时钟；多路选择器从这N个输出时钟中选择一个作为反馈时钟F_B，在经过反馈分频器得到参考时钟F_R送回鉴相器，使得整个PLL构成一个完整的负反馈结构。

同步脉冲SYNC也作为该电路的一个外部输入，可使得选定的输出分频器同步启动，进而实现输出时钟边沿同步，输出分频器也可选择是否接收SYNC的控制；SYNC的脉冲宽度必须大于压控振荡器输出时钟F_V的一个周期，以使得F_V可对SYNC进行正确采样；当F_V采样到SYNC从无效电平变化到有效电平时，选定的输出分频器在经过n个F_V的周期时间后，时钟输出变为无效电平；当F_V再次采样到SYNC从有效电平变化到无效电平时，选定的输出分频器再次经过n个F_V的周期时间后，同时输出时钟的有效电平，以实现输出时钟边沿同步的目的。我们将上述操作命名为PLL的同步过程。

图2给出了本发明所提到的方法所针对的应用电路，该电路的目的在于实现多达N*M通道的多频率时钟输出。该电路具有以下特征：图中的多路缓冲器与PLL均为现有的电子元器件；N个PLL相同，均具有类似图1所示的内部结构；单路时钟输入，多路时钟输出；电路完成锁相达到稳定状态后，N个PLL内部的N个VCO的工作时钟F_V1～F_VN之间频率均相同，并且是边沿同步的；外部同步脉冲SYNC的有效宽度与输入时钟F_i的单周期长度相同，并且与输入时钟F_i是边沿同步的。

图中任何时钟与脉冲的输入输出都不是理想情况，因此在实际电路中，时钟路径的长度等因素会影响电信号到达目标的时间，进而导致数字电路中时钟的建立时间或保持时间不满足，有可能会发生触发器采样的亚稳态问题。在图2所示的电路结构中，该问题存在于PLL对同步脉冲SYNC的采样：PLL中使用VCO输出的时钟F_V1～F_VN作为核心工作时钟，频率可达GHz以上，而输入时钟F_i在工程应用中一般只有几百甚至几十MHz，边沿的上升下降时间相对较长，因此易出现亚稳态问题，存在F_V1～F_VN对SYNC的采样不是同一个时刻的上升沿的现象，不同PLL对SYNC的采样可能存在最多1个VCO时钟周期的差别，导致并联PLL之间输出时钟无法正确被同步。

一种多PLL并联输出时钟同步系统，其特征在于，所述系统包括多路缓冲器Ⅰ和时钟锁相环PLL，所述多路缓冲器Ⅰ接收输入时钟信号F_i、并将时钟信号F_i分别传输至多个并联的时钟锁相环PLL，每个时钟锁相环PLL输出M个时钟信号；

一个所述时钟锁相环PLL包括鉴相器、环路滤波器、反馈分频器、压控振荡器、多路选择器、多路缓冲器Ⅱ和多个分频器，所述鉴相器接收输入时钟信号F_i及参考时钟F_R，所述鉴相器输出电压信号V_p至环路滤波器，所述环路滤波器输出电压信号V_F至压控振荡器，所述压控振荡器输出时钟信号F_V至多路缓冲器Ⅱ，所述多路缓冲器Ⅱ输出时钟信号F_V至多个分频器，每个所述分频器输出时钟F_X，多个所述输出时钟F_X传输至多路选择器，所述多路选择器输出反馈始终F_B至反馈分频器，所述反馈分频器输出参考时钟F_R；

所述多个并联的时钟锁相环PLL接收同步脉冲SYNC的脉冲信号，所述同步脉冲SYNC的脉冲信号经过采样器分别传输至分频器。

一种用于多PLL并联输出时钟同步系统的方法，所述方法包括以下步骤，

步骤1：电路(图2)完成锁相达到稳定状态后，所有VCO时钟信号F_V1～F_VN的工作频率相同；

步骤2：对所有时钟锁相环PPL内部的分频器进行配置，使得每个时钟锁相环PLL的第一通道的输出时钟频率与输入时钟F_i的频率相同，并从多路选择器中为每个时钟锁相环PLL选择第一通道的输出时钟作为反馈时钟进行锁相；

步骤3：等待所有时钟锁相环PLL完成锁相达到稳定状态时，将每个时钟锁相环PLL内部的输出分频器1配置为不受同步脉冲SYNC影响；

步骤4：在每个时钟锁相环PLL_N中同步脉冲SYNC的输入路径上，加入一个采样器电路；

步骤5：同步脉冲SYNC发出有效脉冲，经过时钟锁相环PLL的同步过程后，所有输出时钟在同一时刻由无效电平变为有效电平，实现边沿同步。

进一步的，所述步骤1中该频率所有输出时钟F₁₁～F_NM运行频率的公倍数，即有如下关系：

F_V1＝F_V2＝…＝F_VN＝F_V

[F₁₁，F₁₂，…，F_1M，F₂₁，F₂₂,…，F_2M,…,F_N1,F_N2,…,F_1M]＝F_V。

进一步的，所述步骤2中，当反馈分频器分频因子配置为1，即有：

F₁₁＝F₂₁＝…＝F_N1＝F_i。

进一步的，所述步骤3中当所有时钟锁相环PLL完成锁相并达到稳定状态时，所有VCO时钟F_V1～F_VN之间同步；单个PLL_x内部，每个输出时钟(F_x1,F_x2,…,F_xM)均与其内部的VCO时钟F_Vx同步；单个PLL_x内不同输出时钟(F_x1,F_x2,…,F_xM)之间不同步；不同PLL的第一通道的输出时钟(F₁₁,F₂₁,…,F_N1)之间相互同步；不同PLL的第一通道的输出时钟(F₁₁,F₂₁,…,F_N1)与输入时钟F_i同步，用符号来表示时钟之间的同步，即有如下关系：

进一步的，所述步骤3中将每个PLL内部的输出分频器1配置为不受同步脉冲SYNC影响，即在SYNC的输入有效时，第一通道的输出时钟F₁₁,F₂₁,…,F_N1不会被中断去执行同步过程，而是会不受影响地持续工作。该操作的目的在于，一是第一通道的输出时钟F₁₁,F₂₁,…,F_N1本已经与输入时钟F_i同步，无需额外操作；二是鉴相器的参考时钟来自第一通道的输出时钟(F₁₁,F₂₁,…,F_N1)，而在执行同步过程时其会被短暂地打断，会导致鉴相器失锁，使得整个PLL工作不稳定。

进一步的，所述步骤4中，在每个PLL_x中同步脉冲SYNC的输入路径上，加入一个采样器电路，可选择的采样时钟除了VCO时钟F_v之外，也可选择任何一个该PLL驱动的输出时钟，采样器位置如图3所示。这样便可以使用外部频率较低的输出时钟对SYNC进行采样，一定程度上减少亚稳态问题。在本方法中，采样器选择第一通道的输出时钟F_1x。前面提到，同步脉冲SYNC是由输入时钟F_i驱动，与输入时钟F_i同步；而经过步骤3后，不同PLL的第一通道的输出时钟(F₁₁,F₂₁,…,F_N1)已经与输入时钟F_i同步，因此使用F_1x对SYNC进行采样可保证建立时间与保持时间的满足，不会出现亚稳态现象。

实施例2

如图4所示，对于现成的PLL芯片，提供了在芯片中搭建图3中所需要的采样器电路的方式。图4给出了数字电路的具体实现结构，由一个时钟多路选择器与一个采样触发器构成，将此结构加入到现成的PLL芯片中，重新流片制作即可。

实施例3

对于FPGA等可编程逻辑器件，内部集成同步PLL的同时，可使用硬件描述语言的方式现场编程，实现图3所示的采样器电路。