一种管理fpga异构加速卡集群的方法、设备及介质
阅读说明：本技术 一种管理fpga异构加速卡集群的方法、设备及介质 (Method, device and medium for managing FPGA heterogeneous accelerator card cluster ) 是由 刘钧锴 葛海亮 于 2019-09-12 设计创作，主要内容包括：本发明公开了一种管理FPGA异构加速卡集群的方法,包括通过FPGA异构加速卡集群的主机执行以下步骤：判断是否接收到客户机申请IP地址的广播包；响应于接收到客户机申请IP地址的广播包,向客户机分发包含IP地址的数据包,并将IP地址记录到硬件路由表；每隔第一预定时间,根据硬件路由表依次与客户机进行通信；响应于通信失败,在硬件路由表中删除客户机的IP地址和物理地址。本发明还公开了一种计算机设备和可读存储介质。本发明提出的管理FPGA异构加速卡集群的方法、设备及介质通过硬件FPGA逻辑在底层硬件上实现动态智能管理FPGA异构加速卡互联,减少软件与底层硬件板卡的交互,提高了管理的效率。(The invention discloses a method for managing an FPGA heterogeneous accelerator card cluster, which comprises the following steps of: judging whether a broadcast packet of a client applying for an IP address is received; in response to receiving a broadcast packet of a client applying for an IP address, distributing a data packet containing the IP address to the client, and recording the IP address to a hardware routing table; sequentially communicating with the client according to the hardware routing table every first preset time; in response to a communication failure, the IP address and the physical address of the client are deleted in the hardware routing table. The invention also discloses a computer device and a readable storage medium. The method, the equipment and the medium for managing the FPGA heterogeneous accelerator card cluster realize dynamic intelligent management of the interconnection of the FPGA heterogeneous accelerator cards on bottom hardware through hardware FPGA logic, reduce the interaction between software and the bottom hardware board card and improve the management efficiency.)
技术领域
本发明涉及FPGA领域，更具体地，特别是指一种管理FPGA异构加速卡集群的方法、设备及可读介质。
背景技术
近年来，随着人工智能与大数据的兴起，数据中心中大量使用FPGA加速板卡，如何智能管理这些板卡成为关键问题。现有的解决方案大多为软件协议栈管理，存在的问题是，软件代码顺序执行，效率不高；并且软件需要和底层硬件板卡做较多交互，影响系统的执行效率。
发明内容
有鉴于此，本发明实施例的目的在于提出一种管理FPGA异构加速卡集群的方法、设备及介质，通过硬件FPGA逻辑在底层硬件上实现动态智能管理FPGA异构加速卡互联，减少软件与底层硬件板卡的交互，提高了管理的效率。
基于上述目的，本发明实施例的一方面提供了一种管理FPGA异构加速卡集群的方法，包括通过FPGA异构加速卡集群的主机执行如下步骤：判断是否接收到客户机申请IP地址的广播包；响应于接收到客户机申请IP地址的广播包，向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表；每隔第一预定时间，根据所述硬件路由表依次与所述客户机进行通信；响应于通信失败，在所述硬件路由表中删除所述客户机的IP地址和物理地址。
在一些实施方式中，还包括：获取拨码开关的置位信息，并根据所述置位信息确定本卡是否为FPGA异构加速卡集群的主机。
在一些实施方式中，还包括：每隔第二预定时间判断所述硬件路由表是否改变；以及响应于所述硬件路由表改变，向客户机发送更新客户机硬件路由表的指令。
在一些实施方式中，还包括：所述客户机接收所述主机发送的数据包，判断所述客户机是否存在IP地址；响应于所述客户机不存在IP地址，判断所述数据包中的物理地址是否与所述客户机的物理地址一致；以及响应于所述数据包中的物理地址与所述客户机的物理地址一致，获取所述数据包中的IP地址。
在一些实施方式中，还包括：响应于所述客户机存在IP地址，判断所述数据包中的物理地址和IP地址是否与所述客户机的物理地址和IP地址一致。
本发明实施例的另一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：判断是否接收到客户机申请IP地址的广播包；响应于接收到客户机申请IP地址的广播包，向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表；每隔第一预定时间，根据所述硬件路由表依次与所述客户机进行通信；响应于通信失败，在所述硬件路由表中删除所述客户机的IP地址和物理地址。
在一些实施方式中，步骤还包括：获取拨码开关的置位信息，并根据所述置位信息确定本卡是否为FPGA异构加速卡集群的主机。
在一些实施方式中，步骤还包括：每隔第二预定时间判断所述硬件路由表是否改变；以及响应于所述硬件路由表改变，向客户机发送更新客户机硬件路由表的指令。
在一些实施方式中，步骤还包括：所述客户机接收所述主机发送的数据包，判断所述客户机是否存在IP地址；响应于所述客户机不存在IP地址，判断所述数据包中的物理地址是否与所述客户机的物理地址一致；以及响应于所述数据包中的物理地址与所述客户机的物理地址一致，获取所述数据包中的IP地址。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明具有以下有益技术效果：通过硬件FPGA逻辑在底层硬件上实现动态智能管理FPGA异构加速卡互联，减少软件与底层硬件板卡的交互，提高了管理的效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的管理FPGA异构加速卡集群的方法的实施例的示意图；
图2为本发明提供的FPGA异构加速卡的构造示意图；
图3为本发明提供的管理FPGA异构加速卡集群的方法的实施例的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提出了一种管理FPGA异构加速卡集群的方法的实施例。图1示出的是本发明提供的管理FPGA异构加速卡集群的方法的实施例的示意图。如图1所示，本发明实施例包括通过FPGA异构加速卡集群的主机执行如下步骤：
S1、判断是否接收到客户机申请IP地址的广播包；
S2、响应于接收到客户机申请IP地址的广播包，向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表；
S3、每隔第一预定时间，根据所述硬件路由表依次与所述客户机进行通信；以及
S4、响应于通信失败，在所述硬件路由表中删除所述客户机的IP地址和物理地址。
在一些实施方式中，方法还包括：获取拨码开关的置位信息，并根据所述置位信息确定本卡是否为FPGA异构加速卡集群的主机。例如，可以将拨码开关置一表示该FPGA异构加速卡为主机，将拨码开关置零表示该FPGA异构加速卡为客户机。在FPGA异构加速卡集群中至少包括一个主机，客户机可以与主机直接连接，或者客户机可以通过其他客户机间接与主机连接，连接方式包括但不限于网口MAC等形式。
判断主机是否接收到客户机申请IP地址的广播包，如果接收到客户机申请IP地址的广播包可以根据DHCP(Dynamic Host Configuration Protocol，动态主机配置协议)协议分发IP地址。具体的，可以向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表。
每块FPGA异构加速卡有唯一的物理(MAC)地址，48比特长度，在FPGA逻辑中固定，并且可以记录在硬件路由表中。可以在逻辑中设置第一预定时间，每隔第一预定时间FPGA硬件逻辑通过ICMP(Internet Control Message Protocol，网络控制报文协议)网络协议，依次根据硬件路由表中的信息与每个客户机进行通信，例如可以进行ping操作，如果成功通信，那么这块FPGA板卡存在，是pass(通过)状态。这条IP与MAC信息在硬件路由表中保留。如果ping操作不成功，那么通信失败，表征这块FPGA板卡是fail(失败)状态，在硬件路由表中删除这条IP与MAC信息，更新硬件路由表，同时发出更新指令与更新信息。
在一些实施方式中，还包括：每隔第二预定时间判断所述硬件路由表是否改变；以及响应于所述硬件路由表改变，向客户机发送更新客户机硬件路由表的指令。
客户机接收所述主机发送的数据包，判断所述客户机是否存在IP地址；如果所述客户机不存在IP地址，判断所述数据包中的物理地址是否与所述客户机的物理地址一致；以及如果所述数据包中的物理地址与所述客户机的物理地址一致，获取所述数据包中的IP地址。如果所述客户机存在IP地址，判断所述数据包中的物理地址和IP地址是否与所述客户机的物理地址和IP地址一致，如果数据包中的物理地址和IP地址是否与所述客户机的物理地址和IP地址一致，则可以对上述数据包中的指令进行响应。
图2示出的是本发明提供的FPGA异构加速卡的构造示意图。如图2所示，FPGA异构加速卡包括主机与客户机识别模块、DHCP协议模块、硬件路由表模块以及过滤模块。其中，主机与客户机识别模块用于确定本卡是主机还是客户机，识别形式包括但不限于拨码开关置零或一的形式；当板卡为主机时，DHCP模块负责IP地址的分发和管理，当板卡为客户机时，DHCP模块负责和主机的DHCP模块进行通信，向主机申请本卡的IP地址；硬件路由表模块用于记录FPGA异构加速卡集群中各个FPGA异构加速卡的IP地址与物理地址；当本卡向外发送数据时，过滤模块不起作用，不进行过滤，当本卡接收数据时，对收到的数据包根据IP地址与物理地址进行过滤，将不属于本卡的数据包过滤。
图3示出的是本发明提供的管理FPGA异构加速卡集群的方法的实施例的流程图。如图3所示，从框101开始，接着前进到框102，判断本卡是否为主机，如果是，前进到框103，判断是否接收到客户机申请IP地址的广播包，如果否，前进到框107结束；如果接收到客户机申请IP地址的广播包，前进到框104，向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表，如果未接收到客户机申请IP地址的广播包，继续在框103等待；向所述客户机分发包含IP地址的数据包之后可以前进到框105，根据所述硬件路由表依次与所述客户机进行通信；接着前进到框106，通信失败，在所述硬件路由表中删除所述客户机的IP地址和物理地址，接着前进到框107结束。
需要特别指出的是，上述管理FPGA异构加速卡集群的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于管理FPGA异构加速卡集群的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
基于上述目的，本发明实施例的第二个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：S1、判断是否接收到客户机申请IP地址的广播包；S2、响应于接收到客户机申请IP地址的广播包，向所述客户机分发包含IP地址的数据包，并将所述IP地址记录到硬件路由表；S3、每隔第一预定时间，根据所述硬件路由表依次与所述客户机进行通信；以及S4、响应于通信失败，在所述硬件路由表中删除所述客户机的IP地址和物理地址。
在一些实施方式中，步骤还包括：获取拨码开关的置位信息，并根据所述置位信息确定本卡是否为FPGA异构加速卡集群的主机。
在一些实施方式中，步骤还包括：每隔第二预定时间判断所述硬件路由表是否改变；以及响应于所述硬件路由表改变，向客户机发送更新客户机硬件路由表的指令。
在一些实施方式中，步骤还包括：所述客户机接收所述主机发送的数据包，判断所述客户机是否存在IP地址；响应于所述客户机不存在IP地址，判断所述数据包中的物理地址是否与所述客户机的物理地址一致；以及响应于所述数据包中的物理地址与所述客户机的物理地址一致，获取所述数据包中的IP地址。
在一些实施方式中，步骤还包括：响应于所述客户机存在IP地址，判断所述数据包中的物理地址和IP地址是否与所述客户机的物理地址和IP地址一致。
本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行如上方法的计算机程序。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，管理FPGA异构加速卡集群的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
此外，根据本发明实施例公开的方法还可以被实现为由处理器执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被处理器执行时，执行本发明实施例公开的方法中限定的上述功能。
此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器，使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中，存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。