阅读说明：本技术 一种带有校准的倍频电路以及控制方法 (Frequency multiplier circuit with calibration and control method ) 是由 王明照 王日炎 严耀锋 周伶俐 邹敏瀚 于 2019-08-20 设计创作，主要内容包括：本发明公开了一种带有校准的倍频电路,包括边沿组合器、第一数字控制延迟线、第二数字控制延迟线、有限状态机、半周期鉴相器和倍频模块；通过有限状态机对第一数字控制延迟线、第二数字控制延迟线的延迟控制,进而实现对参考时钟信号的延迟控制,进而使得边沿组合器产生的时钟信号与第一数字控制延迟线产生的第一延迟信号经过倍频模块生成倍频信号,以及实现对倍频信号的占空比的自动调节,数控延迟线只需实现半个输入信号周期的延迟,大大降低了倍频电路的功耗。本发明还提供了一种带有校准的倍频电路的控制方法。(The invention discloses a frequency multiplier circuit with calibration, which comprises an edge combiner, a first digital control delay line, a second digital control delay line, a finite state machine, a half-cycle phase discriminator and a frequency multiplier module, wherein the edge combiner is connected with the first digital control delay line; the delay control of the first digital control delay line and the second digital control delay line is realized through a finite-state machine, so that the delay control of a reference clock signal is realized, a clock signal generated by the edge combiner and a first delay signal generated by the first digital control delay line generate a frequency multiplication signal through a frequency multiplication module, the automatic regulation of the duty ratio of the frequency multiplication signal is realized, the numerical control delay line only needs to realize the delay of half input signal period, and the power consumption of the frequency multiplication circuit is greatly reduced. The invention also provides a control method of the frequency multiplier circuit with calibration.)

一种带有校准的倍频电路以及控制方法

技术领域

本发明倍频电路，尤其涉及一种带有校准的倍频电路以及控制方法。

背景技术

模数转换器，用于模拟信号与数字信号之间的转换，有着非常广泛的应用。人们对模数转换器速度和精度的要求也不断提高，随着对于采样时钟的质量和占空比对模数转换器性能的要求也不断提高。另外，随着数字电路规模越来越大，在高速度、低电压的趋势下，电路对时钟信号的要求也越来越高。许多高速系统为了获取更大吞吐量、常采用双数据率、双采样等技术，但是为了保证系统的可靠运行，对于时钟信号的占空比也提出了严格的要求，比如时钟信号的占空比为50％是系统可靠运行的基础。时钟信号的产生一般是采用倍频电路，并通过对时钟信号的占空比进行调节，使得时钟信号的占空比时刻保持在50％，但是现有的倍频电路在对时钟信号占空比的调节一般采用手动调节，效率低下；另外，倍频电路的功耗也比较大。

发明内容

为了克服现有技术的不足，本发明的目的之一在于提供一种带有校准的倍频电路，其能够解决现有技术中倍频信号产生时倍频电路功耗大等问题。

本发明的目的之二在于提供一种带有校准的倍频电路的控制方法，其能够解决现有技术中倍频信号产生时倍频电路功耗大等问题。

本发明的目的之一采用以下技术方案实现：

一种带有校准的倍频电路，包括边沿组合器、第一数字控制延迟线、第二数字控制延迟线、有限状态机、半周期鉴相器和倍频模块；

边沿组合器的第一输入端，用于输入信号参考时钟；边沿组合器的第二输入端与第二数字控制延迟线的信号输出端连接，用于将第二数字控制延迟线输出的第二延迟信号与信号参考时钟组合生成第一时钟信号；

边沿组合器的输出端与第一数字控制延迟线的信号输入端连接，用于将第一时钟信号输入到第一数字控制延迟线，使得第一数字控制延迟线产生第一延迟信号，并且第一延迟信号经过第二数字控制延迟线输出第二延迟信号；

半周期鉴相器的第一输入端与第二数字控制延迟线的信号输出端连接，用于输入第二延迟信号；半周期鉴相器的第二输入端与边沿组合器的输出端连接，用于输入第一时钟信号；半周期鉴相器的输出端与有限状态机的输入端连接；半周期鉴相器用于将第二延迟信号和第一时钟信号比较得出的鉴相结果信号输入到有限状态机，进而使得有限状态机产生控制码，输入到第一数字控制延迟线的数字控制输入端、第二数字控制延迟线的数字控制输入端，控制第一数字控制延迟线、第二数字控制延迟线的工作状态，控制第一延迟信号延迟、第二延迟信号的延迟；

倍频模块的第一输入端与边沿组合器的输出端连接、第二输入端与第一数字控制延迟线的输出端连接，用于根据第一延迟信号和第一时钟信号产生倍频信号并输出。

进一步地，所述半周期鉴相器为D触发器，D触发器的数据输入端与边沿组合器的输出端连接、时钟输入端与第二数字控制延迟线连接、同相输出端与有限状态机连接，用于输出鉴相结果信号。

进一步地，当第一延迟信号与第一时钟信号的延迟为1/4时，倍频模块根据第一数延迟信号与第一时钟信号生成占空比为50％的倍频信号。

进一步地，第一延迟信号的延迟为第一时钟信号的1/4，第二延迟信号的延迟为第一时钟信号的1/2。

进一步地，当半周期鉴相判断得出第二延迟信号的延迟小于第一时钟信号的1/2时，有限状态机输出增大控制码，使得第一数字控制延迟线输出的第一延迟信号的延迟增大、第二数字控制延迟线输出的第二延迟信号的延迟增大，直到第二延迟信号的延迟等于第一时钟信号的1/2，此时第一延迟信号的延迟为第一时钟信号的1/4；

当半周期鉴相判断得出第二延迟信号的延迟大于第一时钟信号的1/2时，有限状态机输出减小控制码，使得第一数字控制延迟线输出的第一延迟信号的延迟减小、第二数字控制延迟线输出的第二延迟信号的延迟减小，直到第二延迟信号的延迟等于第一时钟信号的1/2，此时第一延迟信号的延迟为第一时钟信号的1/4。

进一步地，所述倍频模块为异或门，异或门的第一输入端用于输入第一延迟信号，异或门的第二输入端用于输入第一时钟信号，异或门的输出端用于输出倍频信号。本发明的目的之二采用以下技术方案实现：

一种带有校准的倍频电路的控制方法，应用于如本发明目的之一采用的一种带有校准的倍频电路，包括以下方法：

当第一时钟信号的延迟为第一延迟信号的1/4时，将第一时钟信号与第一延迟信号通过倍频模块生成占空比为50％的信号；

当第一时钟信号的延迟小于第二延迟信号的1/2时，通过控制有限状态机增大控制码，使得第一数字控制延迟线的第一延迟信号的延迟增大、第二数字控制延迟线输出的第二延迟信号的延迟增大，直到第一时钟信号的延迟等于第二延迟信号的1/2，此时第一时钟信号的延迟为第一延迟信号的1/4；

当第一时钟信号的延迟大于第二延迟信号的1/2时，通过控制有限状态机减小控制码，使得第一数字控制延迟线的第一延迟信号的延迟减小、第二数字控制延迟线输出的第二延迟信号的延迟减小，直到第一时钟信号的延迟等于第二延迟信号的1/2，此时第一时钟信号的延迟为第一延迟信号的1/4。

相比现有技术，本发明的有益效果在于：

本发明通过采用两个数字控制延迟线，并且在有限状态机的控制下，调节第一延迟信号、第二延迟信号与第一时钟信号的延迟，并根据半周期鉴相器对第二延迟信号与第一时钟信号的延迟进行判断，实现第一时钟信号的延迟为第二延迟信号的1/2、第一时钟信号的延迟为第一延迟信号的1/4，进而根据第一时钟信号与第一延迟信号通过异或门输出占空比为50％的信号。本发明采用两个数字控制延迟线，既可以延迟，大大降低了倍频电路中由于存在较多延迟单元而导致整个电路的功耗大、面积大等问题。

附图说明

图1为本发明提供的倍频电路的电路示意图；

图2为本发明提供的倍频电路中的信号波形图。

具体实施方式

下面，结合附图以及具体实施方式，对本发明做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。

实施例一：

本发明提供了一种带有校准的倍频电路，如图1和2所示，包括边沿组合器、数字控制延迟线、有限状态机、半周期鉴相器和倍频模块。

其中，数字控制延迟线具有一个信号输入端、一个数字控制输入端和一个信号输出端。数字控制延迟线，用于使其信号输出端的输出信号相比信号输入端的输入信号有可控的延迟，而延迟的多少由数字控制输入端的数字控制输入信号决定。本发明中的数字控制延迟线包括第一数字控制延迟线和第二数字控制延迟线。

有限状态机是指完成若干状态转换的控制电路，用于完成设定的算法。有限状态机用于产生控制码，用于控制对应的数字控制延迟线的工作状态，进而控制对应的数字控制延迟线所产生控制信号的延迟。

也即是说：第一数字控制延迟线的数字控制输入端、第二数字控制延迟线的数字控制输入端均与有限状态机的输出端连接，第一数字控制延迟线、第二数字控制延迟线均在控制码的控制下，对信号进行延迟调节。

边沿组合器的第一输入端用于输入参考时钟信号fref。边沿组合器的输出端与第一数字控制延迟线的信号输入端连接，第一数字控制延迟线的信号输出端与第二数字控制延迟线的信号输入端连接，第二数字控制延迟线的信号输出端与边沿组合器的第二输入端连接。

第一数字控制延迟线的信号输出端用于产生第一延迟信号，第二数字控制延迟线的信号输出端用于产生第二延迟信号。

因此，边沿组合器，根据输入的参考时钟信号fref以及第二数字控制延迟线的信号输出端输出的第二延迟信号生成第一时钟信号clk_int。其中，如图2所示，当参考时钟信号fref为上升沿时，第一时钟信号clk_int输出上升沿；而当第二延迟信号为上升沿时，第一时钟信号clk_int输出下降沿。也即是说，本发明中的第一时钟信号clk_int的上升沿与参考时钟信号fref保持一致，而下降沿与第二延迟信号的上升沿相反。

由于本发明中的第二延迟信号是可以调节的。因此，第一时钟信号clk_int的下降沿是通过第二延迟信号进行控制的，因此可通过第二延迟信号来控制第一时钟信号clk_int的占空比。本发明中对于倍频信号的产生的占空比为50％的，因此，对于本发明中对于占空比的调整均为50％，以下不在具体介绍。

也即是，本发明通过将第二数字控制延迟线产生的第二延迟信号反馈输入到边沿组合器的第二输入端，进而用来调整第一时钟信号clk_int的占空比。

倍频模块的第一输入端与边沿组合器的输出端连接，第二输入端与第一数字控制延迟线的输出端连接，输出端用于输出倍频信号。

进一步地，倍频模块为异或门。异或门是一种逻辑门，具有两个输入端和一个输出端。当异或门的两个输入端的电平相同时，输出端输出0。当异或门的两个输入端的电平不同时，输出端输出1。

异或门的第一输入端与边沿组合器的输出端连接，用于输入第一时钟信号clk_int。第二输入端用于与第一数字控制延迟线的输出端连接，用于输入第一延迟信号。异或门根据第一时钟信号与第一延迟信号生成倍频信号，进而通过异或门的输出端输出。当然，倍频模块也可以采用现有的电路模块实现，只要能够实现第一时钟信号与第一延迟信号生成倍频信号即可。

也即是说，本发明中的倍频信号是通过第一时钟信号clk_int与第一延迟信号经过异或门组合得出的。为了产生倍频信号，需要保持第一数字控制延迟线所产生的第一延迟信号的延迟为第一时钟信号clk_int的1/4时，这样二者通过异或门就可产生占空比为50％倍频信号，也即是参考时钟信号fref的倍频信号。

但是，在信号产生的过程中，由于电路的控制问题，很可能使得第一延迟信号与第一时钟信号clk_int的延迟不等于1/4，则将不能产生占空比为50％的倍频信号。因此，本发明还能够对第一延迟信号与第一时钟信号clk_int的延迟进行调整控制。

也即是说：将边沿组合器的输出端与半周期鉴相器的第二输入端连接，用于向半周期鉴相器输入第一时钟信号clk_int。第二数字控制延迟线的信号输出端与半周期鉴相器的第一输入端连接，用于向半周期鉴相器输入第二延迟信号。通过半周期鉴相器来判断第一时钟信号clk_int的延迟是否为第二延迟信号的1/2，由于第一数字控制延迟线和第二数字控制延迟线是完全相同的，而有限状态机所产生的控制码也相同，因此第一延迟信号的延迟与第二延迟信号的1/2，因此，可判断第一时钟信号clk_int的延迟是否为第一延迟信号的1/4。

具体为：半周期鉴相器，将第一时钟信号clk_int和第二延迟信号比较并得出鉴相结果信号dn，并将该鉴相结果信号dn输入到有限状态机。有限状态机根据该鉴相结果信号dn以及设定的算法来判断是否增大控制码或减小控制码，来控制第一数字控制延迟线、第二数字控制延迟线的工作状态，控制第一延迟信号、第二延迟信号的延迟。

也即是说：当第一时钟信号clk_int的延迟小于第二延迟信号的1/2时，通过控制有限状态机增大控制码，使得第一数字控制延迟线的第一延迟信号的延迟增大、第二数字控制延迟线输出的第二延迟信号的延迟增大，直到第一时钟信号clk_int的延迟等于第二延迟信号的1/2，此时第一时钟信号clk_int的延迟为第一延迟信号的1/4。

反之，当第一时钟信号clk_int的延迟大于第二延迟信号的1/2时，通过控制有限状态机减小控制码，使得第一数字控制延迟线的第一延迟信号的延迟减小、第二数字控制延迟线输出的第二延迟信号的延迟减小，直到第一时钟信号clk_int的延迟等于第二延迟信号的1/2，此时第一时钟信号clk_int的延迟为第一延迟信号的1/4。

当第一时钟信号clk_int的延迟为第一延迟信号的1/4时，第一时钟信号clk_int与第一延迟信号通过异或门生成占空比为50％的信号，也即是生成参考时钟信号的倍频信号。

进一步地，半周期鉴相器为D触发器，D触发器的数据输入端与边沿组合器的输出端连接、时钟输入端与第二数字控制延迟线连接、同相输出端与有限状态机连接，用于输出鉴相结果信号。

实施例二

基于实施例一，本发明还给出带有校准的倍频电路的控制原理，具体为：

步骤S1、当第一时钟信号的延迟为第一延迟信号的1/4时，将第一时钟信号与第一延迟信号通过倍频模块生成占空比为50％的信号；

步骤S2、当第一时钟信号的延迟小于第二延迟信号的1/2时，通过控制有限状态机增大控制码，使得第一数字控制延迟线的第一延迟信号的延迟增大、第二数字控制延迟线输出的第二延迟信号的延迟增大，直到第一时钟信号的延迟等于第二延迟信号的1/2，此时第一时钟信号的延迟为第一延迟信号的1/4。

步骤S3、当第一时钟信号的延迟大于第二延迟信号的1/2时，通过控制有限状态机减小控制码，使得第一数字控制延迟线的第一延迟信号的延迟减小、第二数字控制延迟线输出的第二延迟信号的延迟减小，直到第一时钟信号的延迟等于第二延迟信号的1/2，此时第一时钟信号的延迟为第一延迟信号的1/4。

本发明通过复用延迟单元，也即是，采用两个数字控制延迟线，并在同一个控制码的控制下产生第一延迟信号、第二延迟信号，使得将第二延迟信号与参考时钟信号经过边沿组合器生成第一时钟信号，进而使得第一时钟信号与第一延迟信号经过异或门生成倍频信号。

同时，通过半周期鉴相器来判断第一时钟信号与第二延迟信号的延迟，并根据判断结果来控制第一延迟信号的延迟，进而保证第一时钟信号的延迟为第一延迟信号的1/4，使得二者经过异或门产生倍频信号，实现信号的校准。

本发明只需要通过异或门就可以得到倍频信号，大大减少了倍频信号产生过程中电路的功耗，同时还减少了倍频信号电路占用的芯片面积。在实际的生产过程中，由于所有集成电路设计都要实现到硅片上，因此，当电路设计复杂时，在硅片上所占用的面积也较多；而本发明通过较小的电路就可以实现倍频信号的产生及校准，可大大减少倍频信号产生电路所占用的芯片面积，降低功耗。

本发明只需要通过两个数字控制延迟线就可以实现延迟的控制，也不需要另外的延迟单元，降低了需要匹配外部延迟单元所带来的影响。因为延迟单元较多时，就需要对每个延迟单元所产生的信号进行调整控制，会导致功耗整加，同时也会增加电路在硅片上所占用的面积。

上述实施方式仅为本发明的优选实施方式，不能以此来限定本发明保护的范围，本领域的技术人员在本发明的基础上所做的任何非实质性的变化及替换均属于本发明所要求保护的范围。