阅读说明：本技术 集成电路和参考电压发生电路 (Integrated circuit and reference voltage generating circuit ) 是由 徐荣锡 于 2019-04-16 设计创作，主要内容包括：本申请提供了集成电路和参考电压发生电路。一种集成电路包括：第一差分缓冲器,其适用于经由其主输入端子来接收主信号,以及经由其辅输入端子来接收辅信号,其中,辅信号具有与主信号的相位相反的相位；第二差分缓冲器,其适用于经由其主输入端子和辅输入端子来接收第一参考电压；以及运算放大器,其适用于接收第一差分缓冲器的主输出端子和辅输出端子的第一共模电压以及第二差分缓冲器的主输出端子和辅输出端子的第二共模电压,以输出第一参考电压。(The application provides an integrated circuit and a reference voltage generating circuit. An integrated circuit comprising: a first differential buffer adapted to receive a main signal via its main input terminal and an auxiliary signal via its auxiliary input terminal, wherein the auxiliary signal has an opposite phase to that of the main signal; a second differential buffer adapted to receive a first reference voltage via its main and auxiliary input terminals; and an operational amplifier adapted to receive a first common mode voltage of the main output terminal and the auxiliary output terminal of the first differential buffer and a second common mode voltage of the main output terminal and the auxiliary output terminal of the second differential buffer to output a first reference voltage.)

集成电路和参考电压发生电路

相关申请的交叉引用

本申请要求于2018年7月16日提交的申请号为10-2018-0082426的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种集成电路，并且更具体地，涉及一种差分输入缓冲器和参考电压发生电路。

背景技术

图1示出了传统的差分缓冲器100，并且图2A和2B示出了图1中所示的差分缓冲器100的信号的波形。输入信号IN可以具有各种模式。然而，为了便于描述，图2A和2B示出具有与时钟相同的模式的输入信号，在其中逻辑高电平‘H’和逻辑低电平‘L’交替重复。

参考图1，差分缓冲器100通过将输入信号IN的电压电平与参考电压VREF进行比较来产生输出信号OUT。当输入信号IN的电压电平高于参考电压VREF的电平时，差分缓冲器100产生处于逻辑高电平的输出信号OUT，而当输入信号IN的电压电平低于参考电压VREF的电平时，产生处于逻辑低电平的输出信号OUT。

图2A示出了当参考电压VREF的电平相对低时输入到差分缓冲器100/从差分缓冲器100输出的信号IN、VREF和OUT的波形。图2A示出，随着参考电压VREF的电平变低，输出信号OUT的高脉冲宽度增大，而输出信号OUT的低脉冲宽度减小。在这种情况下，当输出信号OUT处于逻辑高时数据眼(data eye)变宽，但是当输出信号OUT处于逻辑低电平时数据眼变窄。因此，在识别差分缓冲器100的输出信号OUT的过程中会出现复杂情况。

图2B示出了当参考电压VREF的电平相对高时信号IN、VREF和OUT的波形。图2B示出，随着参考电压VREF的电平变高，输出信号OUT的低脉冲宽度增大，而输出信号OUT的高脉冲宽度减小。在这种情况下，当输出信号OUT处于逻辑低电平时数据眼变宽，但当输出信号OUT处于逻辑高时数据眼变窄。因此，在识别输出信号OUT的过程中也会出现复杂情况。

在通过将参考电压VREF的电平与输入信号IN的电压电平进行比较的方法来接收输入信号IN的差分缓冲器100中，参考电压VREF的电平用作用来确定差分缓冲器100的输出信号OUT的质量(即，信号完整性)的关键因素。

发明内容

本发明的各种实施例针对一种用于快速产生具有最佳电平的参考电压的技术，该参考电压被用于接收信号。

在本发明的一个实施例中，一种集成电路可以包括：第一差分缓冲器，其适用于经由其主输入端子(primary input terminal)来接收主信号，以及经由其辅输入端子(secondary input terminal)来接收辅信号，其中，辅信号具有与主信号的相位相反的相位；第二差分缓冲器，其适用于经由其主输入端子和辅输入端子来接收第一参考电压；以及运算放大器，其适用于接收第一差分缓冲器的主输出端子和辅输出端子的第一共模电压以及第二差分缓冲器的主输出端子和辅输出端子的第二共模电压，以输出第一参考电压。

在本发明的一个实施例中，一种参考电压发生电路可以包括：第一差分缓冲器，其适用于接收主信号和辅信号，以及输出第一共模电压，其中，辅信号具有与主信号的相位相反的相位；第二差分缓冲器，其适用于经由主输入端子和辅输入端子来接收第一参考电压，以及输出第二共模电压；运算放大器，其适用于将第一共模电压与第二共模电压进行比较以输出第一参考电压；模数转换器(ADC)，其适用于对第一参考电压进行模数转换以产生数字码；以及数模转换器(DAC)，其适用于对数字码进行数模转换以产生第二参考电压。

附图说明

图1是传统差分缓冲器的示图。

图2A和2B是用于描述图1中所示的差分缓冲器的操作的时序图。

图3是示出根据本发明的实施例的集成电路的示图。

图4是用于描述图3中所示的集成电路的操作的流程图。

具体实施方式

下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来体现，并且不应该被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个图和实施例中，相同的附图标记指代相同的部件。

图3是示出根据本发明的实施例的集成电路300的示图。

参考图3，集成电路300可以包括第一差分缓冲器至第四差分缓冲器310至340、运算放大器350、模数转换器(ADC)360和数模转换器(DAC)370。

第一差分缓冲器310、第二差分缓冲器320和运算放大器350可以用来产生第一参考电压VREF1。ADC 360和DAC 370可以用来以数字码CODE<0:N>的形式储存第一参考电压VREF1的电平，并且产生具有与数字码CODE<0:N>相对应的电平的第二参考电压VREF2。第三差分缓冲器330可以用来基于第二参考电压VREF2来接收数据DQ<0>，并且第四差分缓冲器340可以用来接收数据选通信号DQS和DQSB。此外，第一差分缓冲器310、第二差分缓冲器320、运算放大器350、ADC 360和DAC 370可以用作被用于差分输入缓冲器的参考电压发生电路。

第一差分缓冲器310可以经由主输入端子I1接收主数据选通信号DQS，并且经由辅输入端子IB1接收辅数据选通信号DQSB。辅数据选通信号DQSB可以具有与主数据选通信号DQS的相位相反的相位。当主输出端子O1和辅输出端子OB1彼此没有电耦接时，第一差分缓冲器310可以放大主数据选通信号DQS与辅数据选通信号DQSB之间的电压差，并经由主输出端子O1和辅输出端子OB1来输出经放大的信号。在这里，由于主输出端子O1和辅输出端子OB1彼此电耦接，所以可以经由主输出端子O1和辅输出端子OB1来输出第一共模电压VCM1。第一共模电压VCM1可以指示主输出端子O1的电压电平与辅输出端子OB1的电压电平的共模电压。第一差分缓冲器310可以包括两个电阻器311和312以及三个NMOS晶体管313、314和315。第一差分缓冲器310可以响应于第一使能信号EN1而被使能/禁止。具有这种配置的第一差分缓冲器310可以被称为电流模式逻辑(CML)缓冲器。

第二差分缓冲器320可以具有与第一差分缓冲器310类似的配置，经由主输入端子I2接收第一参考电压VREF1，并且经由辅输入端子IB2接收第一参考电压VREF1。第二差分缓冲器320可以包括彼此电耦接的主输出端子O2和辅输出端子OB2。可以经由主输出端子O2和辅输出端子OB2来输出第二共模电压VCM2。第二差分缓冲器320可以通过第一使能信号EN1来被使能/禁止。

运算放大器350可以经由其负输入端子(-)从第一差分缓冲器310的主输出端子O1和辅输出端子OB1接收第一共模电压VCM1，经由其正输入端子(+)从第二差分缓冲器320的主输出端子O2和辅输出端子OB2接收第二共模电压VCM2，并输出第一参考电压VREF1。当第一共模电压VCM1具有比第二共模电压VCM2高的电平时，运算放大器350可以降低第一参考电压VREF1的电平。当第一参考电压VREF1的电平降低时，第二差分缓冲器320的NMOS晶体管323和324可以被弱导通。结果，第二共模电压VCM2可以升高。另一方面，当第二共模电压VCM2具有比第一共模电压VCM1高的电平时，运算放大器350可以升高第一参考电压VREF1的电平。当第一参考电压VREF1的电平升高时，第二差分缓冲器320的NMOS晶体管323和324可以被强导通。结果，第二共模电压VCM2可以下降。通过这样的操作，第一差分缓冲器310的第一共模电压VCM1和第二差分缓冲器320的第二共模电压VCM2可以变得彼此相等。结果，第一参考电压VREF1的电平也可以变为主数据选通信号DQS与辅数据选通信号DQSB的共模电平(即，中间电平)。运算放大器350可以通过第一使能信号EN1来被使能/禁止。

ADC 360可以将第一参考电压VREF1的电平转换为数字码CODE<0:N>。当第一使能信号EN1被激活时，ADC 360可以被使能以便将第一参考电压VREF1的电平转换为数字码CODE<0:N>。当第一使能信号EN1被去激活时，ADC 360可以储存并保持数字码CODE<0:N>的值。ADC 360可以包括逐次逼近寄存器(SAR)型ADC或另一类型的ADC。

DAC 370可以将数字码CODE<0:N>重新转换为第二参考电压VREF2来作为模拟值。由于通过转换第一参考电压VREF1而获得的数字值是数字码CODE<0:N>并且通过重新转换数字码CODE<0:N>而获得的模拟值是第二参考电压VREF2，所以第二参考电压VREF2可以具有与第一参考电压VREF1基本相同的电平。尽管当第一使能信号EN1被去激活时用于产生第一参考电压VREF1的组件310至330被禁止，但是ADC 360和DAC 370可以以数字码CODE<0:N>的形式连续存储所产生的第一参考电压VREF1的电压电平，并且所储存的电压电平可以被用来产生具有与所储存的电压电平相同的电平的第二参考电压VREF2。DAC 370可以通过第二使能信号EN2来被使能/禁止。

第三差分缓冲器330可以具有与第一差分缓冲器310类似的配置，除了其主输出端子O3和辅输出端子OB3彼此隔离之外。第三差分缓冲器330可以经由主输入端子I3接收数据DQ<0>，并且经由辅输入端子IB3接收第二参考电压VREF2。第三差分缓冲器330可以将作为输入信号的数据DQ<0>的电压电平与第二参考电压VREF2的电压电平进行比较，并且经由主输出端子O3和辅输出端子OB3输出比较结果。第二参考电压VREF2可以具有数据选通信号DQS和DQB的共模值，并且该共模值可以等于数据DQ<0>的高电压值与低电压值之间的中值。因此，第三差分缓冲器330可以基于第二参考电压VREF2来正确地接收数据DQ<0>。第三差分缓冲器330可以通过第二使能信号EN2来被使能/禁止。图3仅示出了一个第三差分缓冲器330，但是集成电路300可以包括类似于第三差分缓冲器330的多个差分缓冲器以基于第二参考电压VREF2来接收数据。例如，当集成电路300是存储器件时，所述存储器件可以包括用于接收数据的16个数据焊盘和用于接收数据的16个第三差分缓冲器。此外，尽管作为示例描述了当第二参考电压VREF2被用于接收数据的情况，但是第二参考电压VREF2也可以被用于接收诸如命令、地址等的各种信号。

第四差分缓冲器340可以具有与第三差分缓冲器330类似的配置。第四差分缓冲器340可以经由主输入端子I4来接收主数据选通信号DQS，并且可以经由辅输入端子IB4来接收辅数据选通信号DQSB。第四差分缓冲器340可以将数据选通信号DQS和DQSB的电压电平进行比较，并且经由主输出端子O4和辅输出端子OB4来输出比较结果。结果，由第四差分缓冲器340接收的主数据选通信号DQS和辅数据选通信号DQSB可以经由主输出端子O4和辅输出端子OB4来输出。由第四差分缓冲器340接收的数据选通信号DQS和DQSB可以被用来选通由第三差分缓冲器330接收的数据DQ<0>。第四差分缓冲器340可以通过第二使能信号EN2来被使能/禁止。

包括在第一差分缓冲器310至第四差分缓冲器340中的元件可以被设计为具有相同的尺寸。例如，在第一差分缓冲器310中使用的电阻器311和312可以被设计为具有与在第二差分缓冲器320至第四差分缓冲器340中使用的电阻器321、322、331、332、341和342相同的尺寸，并且在第一差分缓冲器310中使用的NMOS晶体管313可以被设计为具有与用于第二差分缓冲器320至第四差分缓冲器340的NMOS晶体管323、333和343相同的尺寸。

图4是示出图3中所示的集成电路300的操作的流程图。参考图3和图4，将描述集成电路300的操作。

首先，在步骤410，可以激活第一使能信号EN1，并且可以触发(toggle)主数据选通信号DQS和辅数据选通信号DQSB。第一使能信号EN1可以在用于产生第一参考电压VREF1的参考电压产生时段期间被激活。由于需要在集成电路300接收数据DQ<0>之前产生第一参考电压VREF1，所以该参考电压产生时段可以被包括在集成电路300的初始化时段中。为了产生第一参考电压VREF1作为正确值，需要在参考电压产生时段期间触发数据选通信号DQS和DQSB。当第一使能信号EN1被激活时，第一差分缓冲器310、第二差分缓冲器320、运算放大器350和ADC 360可以被使能。

在步骤420，经由第一差分缓冲器310、第二差分缓冲器320和运算放大器350的操作，第一参考电压VREF1可以具有与数据选通信号DQS和DQSB的共模电压(即，VCM1)对应的最佳值，并且ADC 360可以将第一参考电压VREF1的电平转换成数字码CODE<0:N>。

然后，在步骤430，第一使能信号EN1可以被去激活，并且数据选通信号DQS和DQSB可以被去激活。当数据选通信号DQS和DQSB被去激活时，它可以指示数据选通信号DQS和DQSB不触发。

在步骤440，响应于第一使能信号EN1的去激活，第一差分缓冲器310、第二差分缓冲器320、运算放大器350和ADC 360可以被禁止。尽管当第一使能信号EN1被去激活时ADC360不再执行模数转换，但是ADC 360可以保持数字码CODE<0:N>的值，使得数字码CODE<0:N>的值被保留。

在步骤450，在数据DQ<0>输入到集成电路300之前，第二使能信号EN2可以被激活。响应于第二使能信号EN2的激活，第三差分缓冲器330、第四差分缓冲器340和DAC 370可以被使能。DAC 370可以通过对由ADC 360保持的数字码CODE<0:N>进行数模转换来产生第二参考电压VREF2。

然后，在步骤460，第三差分缓冲器330可以基于第二参考电压VREF2来接收数据DQ<0>。第四差分缓冲器340可以接收数据选通信号DQS和DQSB，并且数据选通信号DQS和DQSB可以被用来选通由第三差分缓冲器330接收的数据DQ<0>。

在本实施例中，已经描述了由第一差分缓冲器310和第四差分缓冲器340接收的信号是数据选通信号DQS和DQSB。然而，如果其他信号正触发差分信号，则可以使用其他信号，而不是数据选通信号DQS和DQSB。例如，可以使用时钟信号CK和CKB(未示出)，而不是数据选通信号DQS和DQSB。

根据本发明的实施例，该集成电路可以快速产生具有最佳电平的参考电压。

尽管已经出于说明性目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如下面的权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。