阅读说明：本技术 用于嵌入式核心的实时关键时序路径潜在故障事件检测和预防 (Real-time critical timing path latent fault event detection and prevention for embedded cores ) 是由 T·朵思路欧格鲁 于 2018-02-12 设计创作，主要内容包括：可使用故障检测电路确定电压调节器所供应的作为通到顺序逻辑电路的电力的电压是否低于预期所述顺序逻辑电路用于恰当操作所需的最小电压。可将关于在这类事件之前供应给所述顺序逻辑电路的电压电平的信息写入到存储器,例如以允许进一步的分析。(A fault detection circuit may be used to determine whether the voltage supplied by the voltage regulator as power to the sequential logic circuit is below a minimum voltage required to expect the sequential logic circuit to operate properly. Information regarding the voltage levels supplied to the sequential logic circuit prior to such events may be written to memory, for example, to allow further analysis.)

用于嵌入式核心的实时关键时序路径潜在故障事件检测和 预防

技术领域

本发明大体上涉及用于集成电路的电压调节，且更具体地说，涉及用于具有嵌入式处理器核心的集成电路的电源相关故障检测和预防。

背景技术

集成电路通常要求在操作期间提供具有特定参数的电力。提供此类电力可能要面对多种复杂性。举例来说，包含集成电路的半导体芯片可具有在相同或不同时间需要电力的不同部分，不同部分可需要不同参数内的电力，且一些部分可在不同时间使用不同量的电力。

进一步复杂的问题是，一些装置可能由具有相对小容量的电池供电，而所述装置本身至少在不同时间可需要大量电力。在此类装置中，可能有利的是仅在需要时提供电力，例如以便延长介于充电之间的有效电池寿命。遗憾的是，所述装置可从需要极少电力的状态快速转变到需要大量电力的状态。在此类情况下，提供电力所通过的线路或电线上的信号的量值的突然改变可导致瞬变效应，其致使提供在集成电路或装置的恰当操作所需或所要的参数之外的电力。

此外，一些集成电路可需要用于可靠操作的特定最小电压，例如以符合顺序逻辑的保持时间要求。未能符合顺序逻辑的保持时间要求可具有不期望的效应。可能的不期望效应可包含可能的不正确逻辑操作，这取决于哪个电路在操作中，正在执行什么操作，以及可能的其它因素。不正确逻辑操作可尤其影响可嵌入于集成电路中的处理器核心，例如中央处理单元(CPU)和图形处理单元(GPU)。

发明内容

根据本发明的方面的各种实施例提供关键时序路径潜在电压源故障事件检测。一些实施例提供对此类故障事件检测的100％覆盖率。在一些实施例中，举例来说，根据集成电路设计参数，将通到嵌入式核心的供应电压与警报电压阈值进行有效比较，低于所述告警电压阈值可能不保证嵌入式核心的顺序逻辑的恰当操作。如果供应电压低于告警阈值，那么可触发告警信号，并且将所述告警信号存储或提供给例如主机处理器。在一些实施例中，比较器可在嵌入式核心的时钟速度下操作。在一些实施例中，所述比较器可在两倍的嵌入式核心的时钟速度下操作。在一些实施例中，所述比较器可在大于两倍的嵌入式核心的时钟速度下操作。

在一些实施例中，所述比较器是另一电路的部分。在一些实施例中，嵌入式瞬变控制电路包括电压监测器，其指示供应给集成电路的嵌入式核心的电压何时低于规定的阈值，所述阈值包含告警电平阈值，所述告警电平阈值可指示何时归因于电压电平降到低于在给定数字实施方案中的关键路径的合成期间使用的预设电平而不再保证时序收敛。在一些实施例中，电压低于告警电平的指示启动告警机构，其指示何时电源完整性成为问题。在各种实施例中，即使当不存在针对嵌入式核心的操作的时序违反时，低于告警电平的电压降仍启动告警机构。

在一些实施例中，处于每一阈值电平下的电压监测器包括在相对于彼此规定的时钟边沿运行的多个比较器。在一些实施例中，如果时钟在核心处理器速度或更高速度下可用，那么在时钟的上升边沿和下降边沿运行的两个比较器用于对比较器计时。在一些实施例中，如果可用时钟比核心处理器速度更慢，那么使用DLL产生通过小于一半的核心处理器时钟周期分隔开的多个时钟。

通常用规定的所保证最小电压下的时序约束条件合成嵌入式核心。如果电力域内的电压出于任何原因低于此最小规定电压，那么无法保证嵌入式核心的正确功能性。可相对于嵌入式核心的一个时钟周期考虑时序约束条件。在一些实施例中，在嵌入式核心的每个时钟周期至少一次地执行对通到嵌入式核心的供应电压的比较。

在一些实施例中，故障检测电路以每半时钟周期时间间隔检测是否越过比电压阈值。举例来说，以每半时钟周期时间间隔的检测可提供对潜在电源电压相关潜在故障事件的检测的100％覆盖率。应注意，即使当应用最小电压时，例如在关键时序路径在所述特定时钟周期期间不处于作用中的情况下，可能不会发生故障事件。

在一些实施例中，比较器是瞬变控制电路的部分。

包含时钟冻结的时钟操控当检测到解决故障事件的电压降时可导致突然改变，从而致使电力网的更大电压变化。上文所描述的故障检测电路提供包含半时钟同步路径的100％覆盖率；以及用于嵌入式瞬变控制电路的所有必要信号。总体上，与瞬变控制功能性一起可防止或减少故障，并且可当电压正接近或低于安全操作区时提供预警和告警。在各种实施例中，故障检测和瞬变控制以并行并且独立于嵌入式核心调节器和动态电压和频率控制功能的方式工作。

实施例的一些方面提供一种用于执行处理器电源相关时序故障检测的方法，其包括：存储设计最小电压的指示，所述设计最小电压是在嵌入式处理器的设计期间针对所述嵌入式处理器的关键时序路径规定的最小电源电压；使用所述设计最小电压的所述指示产生告警参考电压；在为用以操作所述嵌入式核心的时钟信号的速率的至少两倍快的时钟速率下，将所述告警参考电压与指示供应给所述嵌入式核心的电压的电压进行比较；和响应于所述告警参考电压大于指示供应给所述嵌入式核心的所述电压的所述电压而设置告警信号。

一些实施例的一些方面提供一种用于执行处理器电源相关时序故障检测的电路，其包括：参考电压产生器，其被配置成产生指示设计最小电压的告警参考电压，所述设计最小电压是在嵌入式处理器的设计期间针对所述嵌入式处理器的关键时序路径规定的最小电源电压；和至少一个电压监测器，其被配置成在为用以操作所述嵌入式核心的时钟信号的速率的至少两倍快的时钟速率下，确定供应给所述嵌入式处理器的电源电压是否小于所述告警参考电压。

在检阅本公开后会更充分理解本发明的这些和其它方面。

附图说明

图1是示出根据本发明的方面的将经调节电压源提供到负载的电压调节器，以及电压源相关潜在时序故障检测器的框图。

图2是根据本发明的方面的使用结合嵌入式核心的瞬变控制电路操作的电源故障检测电路的实例的框图。

图3是根据本发明的方面的故障检测电路的另一实例的框图。

图4是包含最小供应电压潜在时序故障告警功能的实例电路的框图。

图5A-C提供根据本发明的方面的电压传感器的框图。

具体实施方式

在一些实施例中，故障检测电路包含快速比较器，其监测电压域的电压，并且当电压低于一个且可能地更多个设置的电压监测阈值时触发告警信号。电压监测阈值可被配置成使得其将信号提供到瞬变控制电路的数字控制。同时，在一些实施例中，可通过包含所保证的关键路径时序的预设阈值来提供故障检测覆盖率。在一些实施例中，故障检测覆盖率是100％故障检测覆盖率。

在一些实施例中，数字控制和电力开关阵列提供类似于例如第9,515,553号美国专利所论述的瞬变控制电路的故障预防功能性，出于所有目的并入所述美国专利的公开内容。在一些实施例中，瞬变控制电路改进(例如减小或最小化)在电力转变期间的第一电压降。故障检测和预防功能可并行工作且可为独立的。故障检测和预防功能两者都可使用来自电压监测器阵列的信号。

在一些实施例中，DLL产生快时钟，使得多个比较器以两倍的嵌入式核心时钟速度提供电压良好信号，从而例如即使对于半时钟周期时序收敛仍允许100％故障检测覆盖率。在一些实施例中，告警信号或故障信号在数个时钟循环延迟内可用，但通过执行针对每个半时钟周期的比较来提供100％覆盖率。

图1是示出根据本发明的方面的将经调节电压源提供到负载113的电压调节器111，以及电压源相关潜在时序故障检测器的框图。如图1中所说明，电压调节器可以是例如DC-DC开关电压调节器。负载可以是例如CPU群集。在多个实施例中，负载是嵌入式处理器核心，其也可被称作嵌入式核心。在一些实施例中，电压调节器和嵌入式核心可在相同的芯片上，且在一些实施例中，电压调节器和嵌入式核心可在相同的多芯片模块中。

比较器115将指示供应给嵌入式核心的电压的信号与告警参考电压进行比较。比较器在指示供应给嵌入式核心的电压的信号小于告警参考电压的情况下产生告警信号。在图1中说明的实施例中，指示供应给嵌入式核心的电压的信号是由电压调节器供应给嵌入式核心的电压。然而，在一些实施例中，信号是取自嵌入式核心，且在一些实施例中，信号是那些信号中的任一个的经按比例缩放版本。

在图1的实施例中，比较器对时钟信号CLK和其逆向信号即非CLK的上升边沿执行比较。在多个此类实施例中，时钟信号是与供嵌入式核心用于操作的时钟信号相同的时钟信号，或处于相同频率下的时钟信号。

在图1的实施例中，参考电压产生器117产生告警参考电压。参考电压产生器从带隙电压电路121接收带隙电压参考，以及来自寄存器119的设计最小电压的指示。设计最小电压可以是例如在嵌入式核心的设计期间针对嵌入式核心的一或多个关键时序路径规定的并且例如在构成嵌入式核心的集成电路的设计的合成操作期间使用的最小供应电压。

因此，在各种实施例中，比较器提供指示如下内容的告警信号或故障信号：提供给嵌入式核心的电源电压低于预期保证嵌入式核心的恰当操作所规定的设计最小值。此外，在各种实施例中，使用具有实际上是嵌入式核心所使用的时钟信号的速率的两倍的速率的时钟信号(或多个时钟信号)允许在每时钟周期基础上确定有效地提供此类事件的100％覆盖率。

图2是根据本发明的方面的使用结合CPU群集213的瞬变控制电路211操作的电源故障检测电路的实例的框图。CPU群集可包含例如一或多个嵌入式核心。在一些实施例中，故障检测电路和瞬变控制电路与嵌入式核心在相同的半导体裸片上。在一些实施例中，故障检测电路和瞬变控制电路与嵌入式核心在相同的多芯片模块中。

嵌入式核心接收来自电源的电力。所述电力可为且通常为例如由电压调节器提供的经调节电力，所述电压调节器可为例如DC-DC开关转换器。在一些实施例中，并且如图2中所说明，所述电力可借助于VDD和VSS管线提供。瞬变控制电路接收指示VDD和VSS管线上的电压的信号。在一些实施例中，所述信号是VDD和VSS信号。在一些实施例中，所述信号是VDD和VSS的经按比例缩放或经移位版本，或为其中的一个。

将指示VDD和VSS的信号提供给电压传感器阵列框217。电压传感器阵列框包含电压传感器阵列，其中说明具有示范性的五个电压传感器的电压传感器阵列框217。每一电压传感器包含用于将参考电压与指示VDD和VSS的信号之间的差比较的至少一个元件，其中通常每一电压传感器接收不同的参考电压。在一些实施例中，例如在其中瞬变控制电路与嵌入式核心共享相同VSS信号且其中VSS管线上的电压的指示是VSS电压的经按比例缩放版本的实施例中，每一元件可包括比较器。然而，在各种实施例中，每一元件可包括至少一个比较器和其它电路。在多个实施例中，电压传感器是时控的传感器。在一些实施例中，以与CPU/GPU群集的时钟速率相当的时钟速率，例如以介于CPU/GPU群集的时钟速率的一半与两倍之间的时钟速率时控传感器。在一些实施例中，时钟速率是在2-4GHz的范围内，且在一些实施例中，时钟速率是2.5GHz，且在一些实施例中，时钟速率大于5GHz。在多个实施例中，如下文所论述，以是用于嵌入式核心的操作的时钟速率的至少两倍的速率时控电压传感器或接收阈值告警参考电压的电压传感器的至少一个。

电压传感器阵列框从阈值电压产生器215接收阈值电压信号。阈值电压产生器产生可被视为受关注阈值电压所处的阈值电压信号。举例来说，在一些实施例中，受关注阈值电压可包含所需的提供给嵌入式核心的电压电平、所需的提供给嵌入式核心的电压电平的预定义百分比下的各种电压电平，以及是用于嵌入式核心的操作的最小电压设计规范的电压电平。

在图2的实施例中，阈值电压产生器接收带隙电压参考信号。在大部分实施例中，阈值电压产生器还接收电压目标信号，即指示用于嵌入式核心的操作的所要电压的信号，以及指示用于嵌入式核心的操作的最小电压设计规范的信号。阈值电压产生器使用这些信号产生阈值电压信号。在一些实施例中，电压目标信号和/或最小电压设计规范信号可存储于寄存器中，例如主机处理器可写入到所述寄存器。

电压传感器中的一个的输出提供给最小电压故障检测框218。在多个实施例中，提供所述输出的电压传感器是将通到嵌入式核心的供应电压的指示与即用于嵌入式核心的操作的最小电压设计规范的电压电平进行比较的电压传感器。所述输出指示通到嵌入式核心的供应电压低于用于嵌入式核心的操作的最小电压设计规范。最小电压故障检测框基于所述输出将指示已发生电源相关关键路径可能时序故障的信号例如提供给主机处理器。在一些实施例中，最小电压故障检测框针对发生电源相关关键路径可能时序故障的每个时钟周期提供这类信号。举例来说，在一些实施例中，最小电压故障检测框可包含指示已发生故障条件的循环的计数的信号，或例如向主机处理器发信号表示故障状况已持续多于一个循环，或新发生故障状况的某一其它机构。

图2的实施例包含借助于瞬变控制电路减小电源相关关键路径可能时序故障的可能性的特征。在图2的实施例中，瞬变控制电路借助于电压监测器阵列217检测低于供应给嵌入式核心的所要电压的情况。在各种实施例中，由于通常以接近于嵌入式核心的时钟速度的速度时控电压监测器阵列，因此可在时钟发生周期内检测到电压降。

瞬变控制电路的数字控制电路219基于电压监测器阵列的电压传感器的输出和指示瞬变控制电路的状态的状态寄存器221，启动电力开关阵列223的开关。电力开关阵列选择性地将电源(例如用以为电压调节器提供电力的电源)耦合到嵌入式核心的VDD。在一些实施例中，电力开关阵列包含电源与嵌入式核心的VDD管线之间的多个路径，其中每一路径实现将离散电流量提供到VDD管线。借助于启动增加数目个开关，启动增加数目个路径，因而允许应用不同量的电流以对抗电压调节器供应的电力的下降。

在一些实施例中，数字控制启动和/或撤销启动电力开关以便以斜变方式增加或减小供应的电流。在一些实施例中，在嵌入式核心的单个时钟周期内发生供应电流的斜变提供或撤消。

图3是根据本发明的方面的故障检测电路的另一实例的框图。故障检测电路从电压传感器接收输出，所述电压传感器将供应给嵌入式核心的电压的指示与预定义的或可编程的电压电平进行比较。在一些实施例中，关于图2论述或稍后关于图5A-C论述电压传感器。

电压传感器的输出供应给多路复用器313。去往多路复用器的选择器信号选择所述输出中的一个传送到控制电路315。在多个实施例中，选择器信号选择所述输出中的对应于以下的一个输出：通到嵌入式核心的设计规定的最小供应电压与通到嵌入式核心的实际供应电压的比较。在一些实施例中，选择器信号选择所述输出中的对应于如下的一个输出：提供用于嵌入式核心的操作的恰当关键路径时序的另外确定的最小供应电压与通到嵌入式核心的实际供应电压的比较。在一些实施例中，选择器信号选择所述输出中的对应于以下的一个输出：在嵌入式核心的操作中提供用于特定逻辑路径的恰当路径时序的最小供应电压与通到嵌入式核心的实际供应电压的比较。

控制电路315从多路复用器接收所选输出。控制电路包含提供潜在故障告警的电路，所述潜在故障告警是所选输出指示供应给嵌入式核心的电压小于由比较值指示的电压的指示。在多个实施例中，故障告警指示所供应电压不足以保证用于例如处理器的负载的正确关键时序路径操作。

在一些实施例中，并且如图3中所说明，控制电路还将潜在故障告警信号，或指示告警信号处于作用中的触发信号提供到存储器311。在各种实施例中，举例来说，存储器的内容可提供给主机处理器。在一些实施例中，除非潜在故障告警信号处于作用中，或潜在故障告警信号已处于作用中且例如主机处理器尚未读取存储器，否则连续向存储器写入来自传感器的信息。在一些实施例中，存储器使用触发信号作为写入信号，其中存储器存储关于潜在故障告警的发生的电压传感器输出。

图4是包含最小供应电压潜在时序故障告警功能的实例电路的框图。所述实例电路包含根据本发明的方面的取样和告警框411以及CPU/GPU群集413。在一些实施例中，CPU/GPU群集处于共同半导体裸片上。在一些实施例中，供应瞬变范围框也在共同半导体裸片上。在一些实施例中，供应瞬变范围框和CPU/GPU群集处于相同的多芯片模块中。在各种实施例中，CPU/GPU群集包含一或多个嵌入式核心。

CPU/GPU群集从电源接收电力。所述电力可为且通常为例如由电压调节器提供的经调节电力，所述电压调节器可为例如DC-DC开关转换器。在一些实施例中，并且如图4中所说明，所述电力可借助于VDD和VSS管线提供。供应瞬变范围框接收指示VDD和VSS管线上的电压的信号。在一些实施例中，所述信号是VDD和VSS信号。在一些实施例中，所述信号是VDD和VSS的经按比例缩放或经移位版本，或为其中的一个。

将指示VDD和VSS的信号提供给电压传感器阵列框417。电压传感器阵列框包含电压传感器阵列，其中说明具有示范性的四个电压传感器的电压传感器阵列框417。每一电压传感器包含用于将参考电压与指示VDD和VSS的信号之间的差比较的至少一个元件，其中通常每一电压传感器接收不同的参考电压。在一些实施例中，例如在其中取样和告警框与CPU/GPU群集共享相同VSS信号且其中VSS管线上的电压的指示是VSS电压的经按比例缩放版本的实施例中，每一元件可包括比较器。然而，在各种实施例中，每一元件可包括至少一个比较器和其它电路。在多个实施例中，电压传感器是时控的传感器。在一些实施例中，以是CPU/GPU群集的时钟速率至少两倍的时钟速率，例如以介于CPU/GPU群集的时钟速率的一半与两倍之间的时钟速率时控传感器。

电压传感器阵列框从阈值电压产生器415接收阈值电压信号。阈值电压产生器产生可被视为受关注阈值电压所处的阈值电压信号。举例来说，在一些实施例中，受关注阈值电压可包含高于用于CPU/GPU群集的操作的最小电压设计规范的一些电压，以及低于用于CPU/GPU群集的操作的最小电压设计规范的一些电压。

在图4的实施例中，阈值电压产生器接收带隙电压参考信号、电压目标信号和最小设计供应电压信号。在多个实施例中，最小设计供应电压信号指示在嵌入式核心的设计期间针对嵌入式核心的合成规定的关键时序路径操作所必需的最小供应电压。阈值电压产生器使用例如由带隙电路所提供的带隙电压参考信号以到由电压目标信号指示的电压的偏移产生阈值电压信号，并且在各种实施例中，产生最小设计阈值供应电压信号。

在图4的实施例中，控制器421从电压传感器阵列接收最小供应电压故障触发信号。在一些实施例中，控制器包括逻辑电路。在一些实施例中，控制器包括通过程序指令配置的处理器元件。最小供应电压故障触发信号可为来自电压传感器的输出，其有效地将提供到CPU/GPU群集的供应电压与最小设计电压信号进行比较。控制器使用最小供应电压故障触发信号确定何时产生告警信号。告警信号指示通到CPU/GPU群集的供应电压已下降到低于最小供应电压。举例来说，告警信号可提供到主机处理器。

在一些实施例中，并且如图4中所说明，控制器还使用最小供应电压故障触发信号命令存储器319中止写入存储器元件，或中止将允许写入到存储元件的信号提供到存储器。存储元件可存储指示电压传感器的输出的信息，且存储器可呈循环缓冲器形式，大小设定为例如存储来自预定数目个时钟循环的电压传感器的输出。在一些实施例中，触发信号通过控制器起始时钟循环的计数，指示应中止写入到存储器的计数完成。在一些实施例中，控制器计数10个时钟循环，在一些实施例中，计数16个时钟循环，在一些实施例中，计数32个时钟循环，且在一些实施例中，计数可编程数目个时钟循环。在一些实施例中，存储器存储来自电压传感器的64个样本，且在一些实施例中，存储器存储来自电压传感器中的每一个的64个样本。在各种实施例中，存储器可被主机处理器读取，或存储器的内容可提供给主机处理器。

图5A-C提供根据本发明的方面的电压传感器的框图。在各种实施例中，图5A-C的电压传感器可用作图1的或图3和4的电压传感器阵列中的比较器。

图5A说明单个元件电压传感器611。所述单个元件电压传感器接收参考电压，并且将参考电压与CPU/GPU群集的供应电压的指示进行比较，所述CPU/GPU群集可包含一或多个嵌入式核心。参考电压是指示用于嵌入式核心的相信保证嵌入式核心的关键时序路径操作所处的最小供应电压的电压。在一些实施例中，参考电压是在嵌入式核心的设计中针对合成操作规定的最小供应电压。如果参考电压大于CPU/GPU群集的供应电压的指示，那么所述元件提供跳脱信号。

所述元件在时控基础上执行比较，且相应地，所述元件还接收时钟信号。在大部分实施例中，时钟信号是处于至少两倍的供嵌入式核心用于逻辑操作的时钟信号的速率下的时钟信号。使用处于至少两倍的供嵌入式核心用于逻辑操作的时钟信号的速率下的时钟信号可在时钟周期基础上，提供对提供给嵌入式核心的供应电压是否高于用于关键时序路径操作的最小规定供应电压的完整覆盖率。

图5B说明双元件电压传感器。双元件电压传感器包含第一元件521和第二元件523。双元件电压传感器接收参考电压，且所述元件中的每一个将参考电压与CPU/GPU群集的供应电压的指示进行比较。所述元件在时控基础上执行比较，且相应地，所述元件还接收时钟信号。在图5B的实施例中，双元件电压传感器示出为包含使时钟信号反相的反相器，其中时钟信号提供给第一元件且时钟信号的反相提供给第二元件。所述元件的输出提供给“或”门625。如果参考电压大于如由元件中的任一个时控的CPU/GPU群集的供应电压的指示，那么所述元件的“或”门提供跳脱信号。因此，对于双元件电压信号，假设在上升时钟边沿上时控所述元件，那么每时钟周期进行两个比较，其中所述比较中的任一个指示低于阈值电压足以产生跳脱信号。举例来说，当所述时钟信号与提供给CPU/GPU群集的时钟信号处于相同频率下时，可适合使用图5B的双元件电压传感器，其中双元件实现CPU/GPU群集的每时钟周期进行两个比较。

图5C说明n元件电压传感器，n大于2。n元件电压传感器类似于双元件电压传感器，但用n元件代替仅两个元件。因此，n元件电压传感器包含第一元件633，以及直到第n元件635的其它元件。如同双元件电压传感器一样，所述元件的输出提供给“或”门637，其在传感器元件中的任一个指示通到CPU/GPU群集的供应电压低于规定的最小供应电压的情况下提供跳脱信号。另外，为提供足够数目个上升时钟边沿，在一些实施例中，n相位DLL或PLL 631或延迟线用以提供n个上升时钟边沿。使用n元件电压传感器可在其中供潜在故障检测电路使用的时钟信号具有小于用于CPU/GPU群集的逻辑操作的时钟信号的频率的频率的实施方案中，提供对供应电压与最小供应电压的比较的完整覆盖率。

尽管已关于各种实施例论述本发明，但应认识到，本发明包括由此公开内容支持的新颖和非显而易见的权利要求。