阅读说明：本技术 为动态内部电源节点提供电源电压 (Providing supply voltage for dynamic internal power supply node ) 是由 R·卓什 王乃刚 B·多利斯 于 2018-05-14 设计创作，主要内容包括：公开了用于向一组其他电路的动态内部电源节点提供电源电压的电路和方法。一种电路包括不同沟道类型的第一晶体管和第二晶体管,并联耦合至提供恒定电源电压的静态电源。电路还包括磁感应器,具有第一端子和第二端子,第一端子连接到第一晶体管和第二晶体管之间的公共节点,第二端子连接到动态内部电源节点,以通过与耦合到动态内部电源节点的至少一个电容谐振,为动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。(Circuits and methods for providing a supply voltage to a dynamic internal supply node of a set of other circuits are disclosed. A circuit includes first and second transistors of different channel types coupled in parallel to a static power supply that provides a constant supply voltage. The circuit also includes a magnetic inductor having a first terminal connected to the common node between the first transistor and the second transistor and a second terminal connected to the dynamic internal power supply node to provide a boosted voltage to the dynamic internal power supply node having a magnitude greater than a magnitude of the constant supply voltage by resonating with at least one capacitor coupled to the dynamic internal power supply node.)

为动态内部电源节点提供电源电压

技术领域

本发明总体上涉及集成电路，并且特别地，涉及使用片上集成磁感应器的用于同步逻辑电路和其他电路的谐振虚拟电源升压器(升压er)。

背景技术

静态和动态逻辑电路用于存储器和逻辑设备中，以提供具有最小管芯面积的高频操作，以执行逻辑操作并提供存储功能。同步静态和动态逻辑电路二者具有受控的评估时间，因为在逻辑块的输出值评估或更改状态之前和期间的电路操作是根据输入逻辑或存储单元值确定的。

逻辑电路组有时被称为“宏(macros)”，已经在现有电路中进行了电源管理以降低功耗，除了在一定时间间隔内消耗(draw)电源电流以提供存储单元值的读取或写入，或逻辑组合的确定。例如，动态逻辑电路可能不消耗电流，或者泄漏电流很低，除非信号节点被预充电，然后被选择性放电以产生组合输出或存储单元值。静态逻辑电路或存储单元仅在状态发生变化时才消耗大量电流。

已经实现了包括虚拟电源节点的逻辑电路，当逻辑电路不进行评估时，这些虚拟电源节点可以被禁用或设置为降低的电压，或者可以使用多个电源向关键电路提供更高的电压。在一些实施方式中，已经提供了在评估阶段期间升压提供给逻辑电路的电源电压的电路，以通过包括升压晶体管来减小静态电源电压。这种升压降低了整体电源电压要求。然而，由于虚拟电源节点由于连接到虚拟电源节点的大量设备而通常具有大的并联电容，因此改变虚拟电源节点电压的电压所花费的能量抵消了所获得的任何优势。

因此，期望提供一种用于同步逻辑和其他逻辑的虚拟电源电路，该虚拟电源电路具有可预测的评估时间，该评估时间可以降低总体电源电压和能量消耗。

发明内容

根据本发明的一方面，提供了一种电路。该电路用于向一组其他电路的动态内部电源节点提供电源电压。该电路包括不同沟道类型的第一晶体管和第二晶体管，该第一晶体管和第二晶体管并联耦合至提供恒定电源电压的静态电源。该电路还包括磁感应器，该磁感应器具有第一端子和第二端子，第一端子连接到第一晶体管和第二晶体管之间的公共节点，第二端子连接到动态内部电源节点，以通过与耦合到动态内部电源节点的至少一个电容共振，为动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。

根据本发明的另一方面，提供了一种电路。该电路用于向一组其他电路的动态内部电源节点提供电源电压。该电路包括并联耦合的，不同沟道类型的第一晶体管和第二晶体管，每个具有连接到动态内部电源节点的端子和连接到提供基本恒定电源电压的静态电源的另一端子。该电路还包括具有连接到静态电源的第一端子和连接到动态内部电源节点的第二端子的磁感应器；通过与耦合到动态内部电源节点的至少一个电容共振，向动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。

根据本发明的又一方面，提供了一种电路。该电路用于向一组其他电路的动态内部电源节点提供电源电压。该电路包括并联耦合的，不同沟道类型的第一晶体管和第二晶体管，每个晶体管具有连接到静态电源的非栅极端子，静态电源提供恒定的电源电压，以及连接到第一晶体管和第二晶体管之间的公共节点的另一非栅极端子。第一晶体管的栅极和第二晶体管的两个栅极连接到升压时钟；该电路还包括磁感应器，其具有连接到第一晶体管和第二晶体管之间的公共节点的第一端子，和连接到动态内部电源节点的第二端子，以响应于升压块的相位，通过与耦合到动态内部电源节点的至少一个电容谐振，向动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。

根据本发明的又一方面，提供了一种方法。该方法用于形成将电源电压提供给一组其他电路的动态内部电源节点的集成电路。该方法包括形成具有不同沟道类型的第一晶体管和第二晶体管，该第一晶体管和第二晶体管并联耦合至提供恒定电源电压的静态电源。该方法还包括形成片上磁感应器，该片上磁感应器具有连接到第一晶体管和第二晶体管之间的公共节点的第一端子和连接到动态内部电源节点的第二端子，以通过与耦合到动态内部电源节点的至少一个电容谐振，向动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。

根据本发明的另一方面，提供了一种方法。该方法用于形成将电源电压提供给一组其他电路的动态内部电源节点的集成电路。该方法包括形成并联耦合的具有不同沟道类型的第一晶体管和第二晶体管，每个第一晶体管和第二晶体管具有连接到动态内部电源节点的端子和连接到提供基本恒定的电源电压的静态电源的另一端子。该方法还包括形成片上磁感应器，该片上磁感应器具有连接到静态电源的第一端子和连接到动态内部电源节点的第二端子，以通过与耦合到动态内部电源节点的至少一个电容发生谐振，向动态内部电源节点提供幅度大于恒定电源电压幅度的升压电压。

这些和其他特征和优点将从其说明性实施例的以下详细描述中变得显而易见，该详细描述将结合附图进行阅读。

附图说明

以下描述将参考以下附图提供优选实施例的细节，其中：

图1示出了根据本发明实施例的示例性集成电路(IC)；

图2示出了根据本发明实施例的虚拟电源/升压电路的第一示例；

图3示出了根据本发明实施例的使用不同表示描绘的图2中所示的虚拟电源/升压电路的第一示例；

图4示出了根据本发明实施例的使用另一不同表示描绘的图2中所示的虚拟电源/升压电路的第一示例；

图5示出了根据本发明实施例的虚拟电源/升压电路的第二示例；

图6示出了根据本发明实施例的使用不同表示描绘的图5中所示的虚拟电源/升压电路的第二示例；

图7示出了根据本发明实施例的虚拟电源/升压电路的第三示例；

图8示出了根据本发明实施例的使用不同表示描绘的图7中所示的虚拟电源/升压电路的第三示例；

图9示出了根据本发明实施例的用于使用片上集成磁感应器形成用于同步逻辑电路和其他电路的谐振虚拟电源升压器的示例性设计流程的框图；

图10示出了根据本发明实施例的示例性设计流程的框图，该示例性设计流程例如在半导体IC逻辑设计、仿真、测试、布局和制造中使用；

图11示出了根据本发明实施例的说明图3的虚拟电源/升压电路内的信号的波形图；和

图12-21示出了根据本发明实施例的用于制造虚拟电源/升压电路的示例性方法。

具体实施方式

本发明涉及使用片上集成磁感应器的用于同步逻辑电路和其他电路的谐振虚拟电源升压器。其他电路可以是存储电路或组合逻辑和存储器的电路。

在一个实施例中，谐振虚拟电源升压器连接到向例如上述同步逻辑电路和其他电路供电的动态内部电源节点。在一个实施例中，与在活动模式期间相比，在待机模式期间，谐振虚拟电源升压器能够向动态内部电源节点提供更低的功率。

在谐振虚拟电源升压器中使用磁感应器的优点在于，与常规感应器相比，磁感应器能够实现更大的电感。此外，通过磁感应器可以在期望的频率上获得明显更高的Q。例如，将铁磁或磁感应器直接放置在宏上方可以减少Q和L损耗以及总面积。

本发明涉及包括逻辑电路的设备，诸如存储设备、处理器和其他需要低电压和低功率操作的电路。代替典型的静态电源，虚拟电源轨用于降低电源轨电压，从而降低在给定“宏”或电路块中的电路未激活时由于泄漏引起的功耗。在本文公开的示例性设备中，由于包括了一种或多种用于动态地升高虚拟电源轨电压的技术，因此可以进一步降低静态电源电压，这些技术扩展到使用磁感应器来形成谐振电路和/或对多个谐振或非谐振升压电路进行排序，以增加可用的升压电压量。在谐振升压配置中，当升压间隔后电压降低时，用于升压虚拟电源轨电压的能量将被存储和回收，该间隔具有与控制逻辑电路中评估的时钟相关的时序。时钟可以是控制动态逻辑电路中的预充电和评估周期的时钟，也可以是时间状态在静态逻辑电路中变化的时钟，在本文中，该术语也被认为是评估。

因此，本发明体现在提供降低的功耗和电源电压要求的虚拟电源导轨升压器电路和操作方法中。

在一个实施例中，升压器电路包括第一晶体管，该第一晶体管将一组逻辑电路的动态内部电源节点耦合到向该逻辑电路组提供基本恒定的电源电压的静态电源。响应于与逻辑电路组的功能时钟同步的升压时钟的第一相位，第一晶体管被禁用，该逻辑电路控制对动态逻辑电路的评估和对静态逻辑电路的状态改变。升压器电路还包括耦合到动态内部电源节点的电感器，用于与耦合到动态内部电源节点的至少一个电容谐振，因此，当根据与逻辑电路组的评估时间相对应的升压的第二阶段来禁用第一晶体管时，动态内部电源节点的电压通过与耦合到动态内部电源节点的电容共振的电感器而增大到基本上大于电源电压的值。用于提高动态内部电源节点电压的能量由电感器存储并回收。可以是FINFET器件的第二升压晶体管可以由时钟的另一个相位控制，以耦合时钟的上升沿以启动谐振升压。时钟的另一相位可以是升压时钟信号的延迟版本。尽管本发明的各种实施例描述了将FINFET器件用作“第二升压晶体管”，但是应当理解，在保持本发明的精神的前提下，也可以使用其他类型的晶体管。例如，根据本发明的教导，在保持本发明的精神的同时，也可以使用多栅晶体管，全栅(GAA)晶体管等。实际上，在保持本发明的精神的同时，也可以使用碳纳米管和其他技术。给定本文提供的本发明的教导，本领域的普通技术人员可以容易地确定本发明的这些和其他变型。

在另一个实施例中，升压电路可以包括多个升压晶体管，其由时钟的不同相位控制，使得谐振升压电路被连续地激励以增加动态内部电源节点处的电压上升量，并且在一些实施例中，多个电感器可以通过多个升压装置耦合到动态内部电源节点，并且被连续激励以增加电压上升量。

现在参考附图，尤其是参考图1，示出了示例性集成电路(IC)110，根据本发明的实施例，其可以表示处理器集成电路、存储设备或包括逻辑和存储装置的另一个超大规模集成电路(VLSI)。在IC 110内，逻辑电路组111(或“宏”)包括示例性逻辑门112、锁存器114和存储器116，所有这些均从动态内部电源节点105提供工作电压，该动态内部电源节点105的电压V_DDV为当逻辑电路组111不工作时，或者在本示例的情况下，当逻辑电路组111中的电路没有准备好产生状态变化时，动态地改变功率变化以减小功耗。逻辑电路组111中的状态变化由时钟发生器118提供的一个或多个时钟信号同步。示例性时钟发生器118包括产生高频时钟的锁相环(PLL)124和分频器逻辑126。分频器逻辑126从高频时钟产生各种时钟相位和控制信号，包括提供给可编程定时块122的输入的时钟信号lck，可编程定时块122产生提供给逻辑电路组111的时钟信号lck0、lck1、lck2，以及升压时钟升压，该升压时钟升压提供给逻辑电路组111中的虚拟电源/升压电路120。

虚拟电源/升压电路120中包括的技术在动态内部电源节点105上产生电压V_DDV的峰值升压值，该峰值升压值实质上大于提供给虚拟电源/升压电路120的输入的静态电源电压V_DD并在集成电路110内操作其他电路，从而可以降低静态电源电压V_DD的值，同时仍满足动态电路组111内的性能要求。下面参考图2-8描述提供升压器电压V_DDV的特定技术。通常，虚拟电源/升压电路120产生电压V_DDV，以将输出电压V_DDV的升压部分值与特定时间对准，对于这些特定时间，提供给示例性逻辑门112、锁存器114和存储器116的电压值，对于性能是最关键的。可以减小提供给虚拟电源/升压电路120的静态电源电压V_DD的静态值。通常，在通过时钟信号lck0，lck1，lck2开始静态或动态评估之前，将输出电压V_DDV的升压部分置于建立间隔。可编程时序块122包括由缓冲器/反相器和选择器形成的抽头延迟线128，从而使lck0、lck1、lck2和升压时钟升压的时序针对瞬时频率、电压以及其他环境和电路条件进行优化。然而，如图1所示的集成电路110仅是一个示例，并且可以使用固定时钟缓冲链作为替代。在一个实施例中，到达升压块120的信号(升压)可以按照它们的定时规则被不同地缓冲以升压锁存器、存储器和逻辑。因此，根据适当的定时规则来传递升压水平。

现在参考图2，示出了根据本发明的实施例的可以用于实现图1的集成电路110的虚拟电源/升压电路120的虚拟电源/升压电路200的第一示例。在图2的示例中，示出了虚拟电源/升压电路200，其具有由电压Vddv供电并且由字线(Wl_0至Wl_n)和位线(blc0至blt0)控制的存储器单元290的阵列。虚拟电源/升压电路200包括第一晶体管P1和第二升压晶体管N1。升压晶体管N1由n-型FinFET来实现，其栅极由“IN”信号(在本文中也可互换地称为“升压”信号)控制，该栅极到体之间的电容耦合较大，因此对于此类应用有利。在待机状态下，“IN”为“低”，因此虚拟阵列电源电压“Vddv”为“Vdd”。漏极和源极均处于“Vdd”，升压nFET N1的完全耗尽体也处于“Vdd”。虚拟电源/升压电路200还包括在这些晶体管(P1和N1)与存储单元(未示出)之间的电感器L1。电感器ML1由磁性材料制成和/或以其他方式包括磁性材料(并且在本文中可互换地称为“磁性电感器”ML1)。

在读取操作期间，“IN”信号斜升至“High”，从而使晶体管P1截止。门信号“IN”的斜升电容耦合到升压晶体管N1的浮体，从而使体电位(potential)达到明显高于VDD的水平。

这样，升压晶体管N1的源节点(它是虚拟阵列电源节点)通过体-源极电容电容耦合。

磁感应器ML使升压电源产生谐振，并通过最初折叠电池电源，然后升高电源电压来帮助写入能力。

参考图3，根据本发明的实施例，使用不同的表示300来描绘图2中所示的虚拟电源/升压电路200的第一示例。不同的表示300将图2的N1和P1示为逆变器(也可交换地称为“升压器”)的对381，并且还包括磁感应器ML1。特别地，相对于图1中描绘的门112、锁存器114和存储器116示出了升压器和磁感应器ML1。磁感应器ML1是谐振铁磁升压感应器，连接在N1的输出和虚拟电源/升压电路200的输出“OUT”(Vddv)之间。磁感应器ML1有助于升压和共振被升压升的电源，以便可以消除双电源。

参考图4，根据本发明的一个实施例，使用不同的表示400来描绘图2中所示的虚拟电源/升压电路200的第一示例。不同的表示400示出了连接到动态内部电源节点105的所有设备(例如门、锁存器、存储器)的并联电容CSHUNT和可选地包括在虚拟电源/升压电路中的任何附加电容C1。因此，参照C_SHUNT和C1进行以下描述。

当解除(de-asserted)升压时钟升压时，即在该示例中为低电压状态时，第一晶体管P1将输出虚拟电源电压V_DDV钳位(clamp)为静态电源电压V_DD的值。当解除输入时钟信号升压时，第二升压晶体管N1具有初始值为静态电源电压V_DD的主体。升压时钟升压的上升沿通过升压晶体管N1的栅极电容耦合至磁感应器ML1的端子，当升压晶体管N1导通时，磁感应器ML1将第一晶体管P1和升压晶体管N1耦合至动态内部电源节点105。由于在升压时钟上升的上升沿之前流经磁感应器ML1的电流为零，并且由于升压晶体管N1的主体处于静态电源电压V_DD的值，因此当升压时钟升压的边缘通过磁感应器ML1耦合到动态内部电源节点105，流过磁感应器ML1的电流的快速增加导致动态内部电源节点电压V_DDV上升，波形由磁感应器ML1的串联谐振频率与电容C_SHUNT和电容C1结合控制。但是，由于升压晶体管N1也导通，并且并联电容C_SHUNT也与连接至动态内部电源节点105的器件的泄漏和有功电流并联，因此，具有总电容的磁感应器ML1的谐振特性为阻尼和升压晶体管N1的导通可防止动态内部电源节点电压V_DDV大大低于静态电源电压V_DD。通常，内部电源节点电压V_DDV不应低于V_DD-V_T，其中V_T是升压晶体管N1的阈值电压。

现在参考图5，示出了根据本发明的实施例的虚拟电源/升压电路500的第二示例，其可以替代地用于实现图1的集成电路110的虚拟电源/升压电路120。使用与图3类似的表示来描绘该示例(即，相对于图1所示的门112、锁存器114和存储器116)。虚拟电源/升压电路500类似于图3的虚拟电源/升压电路300。因此下面将仅描述虚拟电源/升压电路500和虚拟电源/升压电路300之间的差异。在虚拟电源/升压电路500中，跨过(平行于)磁感应器ML1添加了互连电容器C2。当IN0动态变化且变为高电平时，VDDV将耦合至高于电源电压的值，从而进一步推动或升压该电压。因此，互连电容器C2用作升压电容器。

参照图6，根据本发明的一个实施例，使用不同的表示600来描绘图5所示的虚拟电源/升压电路500的第二示例。不同的表示600示出了连接到动态内部电源节点105的所有设备(例如，栅极、锁存器、存储器)的并联电容C_SHUNT以及可以可选地包括在虚拟电源/升压电路中的任何附加电容C1。类似于图5，跨接(并联)磁感应器ML1添加互连电容器C2。

现在参考图7，根据本发明的一个实施例，示出了可替代地用于实现图1的集成电路110的虚拟电源/升压电路120的虚拟电源/升压电路700的第三示例。虚拟电源/升压电路700类似于图3的虚拟电源/升压电路300，因此，下面仅描述虚拟电源升压电路500和虚拟电源/升压电路300之间的区别。在虚拟电源/升压电路700中，磁感应器ML1连接在电源电压Vdd和升压器389的输出(即，虚拟电源/升压电路700的输出“OUT”(Vddv))之间。因此，磁感应器ML1的一个端子和FinFET N1的源极和漏极共同连接到电压Vdd，而磁感应器ML1的另一端子连接到电压Vddv(动态内部电源节点105)。

参考图8，根据本发明的一个实施例，使用不同的表示800来描绘图7所示的虚拟电源/升压电路700的第三示例。不同的表示800示出了连接到动态内部电源节点105的所有设备(例如，栅极、锁存器、存储器)的并联电容C_SHUNT以及可以可选地包括在虚拟电源/升压电路中的任何附加电容C1。类似于图6，磁感应器ML1连接在电源电压Vdd和升压器389的输出(即，虚拟电源/升压电路700的输出“OUT”(Vddv))之间。

参考图9，根据本发明的一个实施例，用于使用片上集成磁感应器形成同步逻辑电路和其他电路的谐振虚拟电源助推器的示例性方法900的框图。

在步骤910，制造标准的前端线(FEOL)CMOS。

在步骤920，制造标准的中间线(MOL)。

在步骤930，制造包括电感器触点的后端线(BEOL)。

在步骤940，沉积介电绝缘层。

在步骤950，制造磁感应器。

参考图10，示出了根据本发明的实施例的示例性设计流程1000，其例如在半导体IC逻辑设计、仿真、测试、布局和制造中使用。由设计流1000处理和/或生成的设计结构可以被编码在机器可读的传输或存储介质上，以包括当在数据处理系统上执行或以其他方式处理时，生成硬件组件、电路、设备或系统的逻辑、结构、机械或其他功能等效表示。机器包括但不限于IC设计过程中使用的任何机器，例如设计、制造或仿真电路、组件、设备或系统。例如，机器可以包括：光刻机器、用于生成掩模的机器和/或设备(例如，电子束写入器)、用于模拟设计结构的计算机或设备、在制造或测试过程中使用的任何设备、或用于将设计结构的功能等效表示编程到任何介质中的任何机器(例如，用于编程可编程门阵列的机器)。

设计流程1000可以根据要设计的表示形式而变化。例如，用于构建特定于应用的IC(ASIC)的设计流1000可以不同于用于设计标准组件的设计流1000，或者不同于用于将设计实例化为可编程阵列的设计流1000，例如，Altera公司或Xilinx公司提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)。

图10示出了多个这样的设计结构，包括优选地由设计过程1010处理的输入设计结构1020。输入设计结构1020可以是由设计过程1010生成和处理以产生硬件设备的逻辑等效功能表示的逻辑仿真设计结构。输入设计结构1020还可以或可替代地包括数据和/或程序指令，当由设计过程1010处理时，该数据和/或程序指令生成硬件设备的物理结构的功能表示。无论代表功能和/或结构设计特征，输入设计结构1020都可以使用诸如由核心开发者/设计者实施的电子计算机辅助设计(ECAD)来生成。当在机器可读数据传输、门阵列或存储介质上进行编码时，输入设计结构1020可以由设计过程1010中的一个或多个硬件和/或软件模块访问和处理，以模拟或以其他方式在功能上表示电子组件、电路、电子或逻辑模块、装置、设备或系统，例如图1-8中所示的那些。这样，输入设计结构1020可以包括文件或其他数据结构，包括人和/或机器可读的源代码、编译的结构以及计算机可执行的代码结构，当它们由设计或仿真数据处理系统处理时，在功能上进行仿真或其他方式表示电路或其他级别的硬件逻辑设计。这样的数据结构可以包括硬件描述语言(HDL)设计实体或符合和/或兼容于诸如Verilog和VHDL的较低级HDL设计语言和/或诸如C或C++的较高级设计语言的其他数据结构。

设计过程1010优选地采用和合并硬件和/或软件模块，以合成、转换或以其他方式处理图中所示的组件、电路、设备或逻辑结构的设计/仿真功能等效物。1-8生成可包含诸如输入设计结构1020的设计结构的网表1080。网表1080可以包括例如表示描述集成电路设计中与其它元件和电路的连接的导线、分立元件、逻辑门、控制电路、1010设备、模型等的列表的编译或其它处理的数据结构。可以使用迭代过程来合成网表1080，其中网表1080根据设备的设计规范和参数被重新合成一次或多次。与本文描述的其它设计结构类型一样，网表1080可以被记录在机器可读数据存储介质上，或者被编程到可编程门阵列中。介质可以是非易失性存储介质，例如磁盘或光盘驱动器、可编程门阵列、紧凑型闪存或其他闪存。另外，或者在替代方案中，所述介质可以是系统或高速缓存存储器、缓冲空间、或者电或光传导装置和材料，在这些装置和材料上，数据分组可以经由因特网或其他网络适当装置来发送和中间存储。

设计过程1010可以包括用于处理包括网表1080在内的各种输入数据结构类型的硬件和软件模块。这些数据结构类型可以驻留在例如库元素1030中，并且包括一组用于给定制造技术(例如，不同技术节点、32nm、45nm、90nm等)的常用元素、电路和设备，包括模型、布局和符号表示。数据结构类型还可以包括设计规范1040、特征化数据1050、验证数据1060、设计规则1070和测试数据文件1085，其可以包括输入测试模式、输出测试结果和其他测试信息。设计过程1010可进一步包括，例如，标准机械设计过程，例如应力分析、热分析、机械事件模拟、操作的过程模拟，例如铸造、成型和模压成型等。机械设计领域的普通技术人员可以在不偏离本发明的范围和精神的情况下，了解在设计过程1010中使用的可能的机械设计工具和应用的范围。设计过程1010还可以包括用于执行诸如定时分析、验证、设计规则检查、位置和路由操作等标准电路设计过程的模块。

设计过程1010采用和合并逻辑和物理设计工具，例如HDL编译器和仿真模型构建工具，以处理输入设计结构1020以及部分或全部描绘的支持数据结构以及任何附加机械设计或数据(如适用)。生成第二个设计结构1090。设计结构1090以用于交换机械装置和结构数据的数据格式(例如，存储在IGES、DXF、Parasolid XT、JT、DRG或用于存储或呈现此类机械设计结构的任何其他合适格式中的信息)驻留在存储介质或可编程门阵列上。与输入设计结构1020类似，设计结构1090优选地包括一个或多个文件、数据结构，或其它计算机编码的数据或指令，这些数据或指令驻留在传输或数据存储介质上，并且当由ECAD系统处理时，生成一个或多个如图1-8所示的本发明实施例的逻辑或功能上等效的形式。在一个实施例中，设计结构1090可以包括编译的、可执行的HDL模拟模型，该模型在功能上模拟图1-8所示的设备。

设计结构1090还可以采用用于交换集成电路的布局数据和/或符号数据格式的数据格式(例如，存储在GDSII(GDS2)、GL1、OASIS、地图文件中的信息，或存储此类设计数据结构的任何其他适当格式)。设计结构1090可以包括例如符号数据、地图文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属层、过孔、形状、用于穿过制造线的布线的数据等信息，以及制造商或其他设计者/开发人员为生产如上所述并如图1-8和12-21所示的装置或结构所需的任何其他数据。然后，设计结构1090可以进入阶段1095，其中，例如，设计结构1090：继续进行放线，被发布到制造，被发布到掩模室，被发送到另一个设计室，被发送回客户，等等。

参考图11，示出了根据本发明的实施例，图3的虚拟电源/升压电路300内的波形。在时间t0，升压时钟升压上升，从而使晶体管P1截止，从而导致电感L1上的电压升高。升压时钟升压还通过升压晶体管N1的栅极耦合到升压晶体管N1的源极，进一步有助于动态内部电源节点电压V_DDV的电压上升。当在时间t1的下一个周期认定(assert)升压时钟升压时，由于电感器L1已将动态内部电源节点电压V_DDV与晶体管P1的源极去耦，因此晶体管P1的源极端子和升压晶体管N1的源极将被钳位到静态电源电压V_DD，而动态内部电源节点电压V_DDV继续遵循正弦曲线形状，该波形在下一次取消(de-assertion)升压时钟信号升压之前达到峰值。如图11所示，当在时间t2取消升压时钟升压时，动态内部电源节点电压V_DDV实质上大于静态电源电压V_DD，并且已经有足够的时间间隔来确保动态电路的设置时间，当升压时钟升压被取消时，动态电路会进行评估。作为示例，示出了数字电路时钟dlck，其通过下降沿控制电路块的评估。示出了一个示例性的设置间隔t_SU，以说明如何相对于控制逻辑电路状态评估(包括存储器存储或读取)的另一个时钟来控制升压时钟升压的定时，使得动态内部电源节点电压V_DDV在关键定时期间具有一个升压值，在此期间，升压电压提高了在静态电源电压V_DD的较低值下(即，没有升压电路300)将实现的性能。虚拟电源/升压电路300不仅提供动态内部电源节点电压V_DDV的定时增加，而且还提供产生这种增加所需的能量，这是由于连接到动态的内部电源节点105的所有设备的大并联电容C_SHUNT很大,内部电源节点105在升压时钟升压认定之前的时间内存储在电感器L1中，并用于在下次取消升压时钟升压断言之前帮助产生动态内部电源节点电压V_DDV的下一个峰值，即下一次评估。

图12-21示出了根据本发明的实施例的用于制造虚拟电源/升压电路的示例性方法1200。关于方法1200，为了说明已经指定了某些材料。然而，应当理解，本发明不仅仅限于所提到的材料，因此，鉴于本文提供的本发明的教导，本领域普通技术人员很容易理解，也可以使用其他材料，同时保持本发明的精神。

参考图12，在步骤1205，提供晶片衬底1301。

参考图13，在步骤1210，形成用于电路的线路前端(FEOL)/线路后端(BEOL)层1302，并在FEOL/BEOL层1302内形成谐振时钟电路1303。

参考图14，在步骤1215，处理该序列以添加磁感应器。在一个实施例中，步骤1215可以包括例如添加低k层或SiO₂电介质1304。

参考图15，在步骤1220，继续处理该序列以添加磁感应器。在一个实施例中，步骤1220可以包括例如通过常规的光刻形成底部金属丝层1305，然后通过金属填充和化学机械抛光进行蚀刻。

参考图16，在步骤1225，继续处理该序列以添加磁感应器。在一个实施例中，步骤1225可以包括例如沉积层叠的磁性材料1306。在一个实施例中，层叠的磁性材料1306由钴(Co)组成，钴(Co)包括磁性材料FeTaN和/或FeNi和/或FeAlO和/或它们的任何组合，并与包括但不限于二氧化硅和/或氮化硅的介电材料层压。

参考图17，在步骤1230，继续处理该序列以添加磁感应器。在一个实施例中，步骤1230可以包括例如图案化磁性材料。在一个实施例中，磁性材料的图案化可以涉及例如使用氧化物硬掩模1307和光刻工艺以形成抗蚀剂图像1308。

参考图18，在步骤1235，继续处理该序列以添加磁感应器。在一个实施例中，步骤1235可以包括例如进一步图案化磁性材料。在一个实施例中，磁性材料的图案化可以包括例如进一步使用氧化物硬掩模1307和光刻工艺。

参考图19所示，在步骤1240，继续处理该序列以添加磁感应器。在一个实施例中，步骤1240可以包括例如沉积电介质1308并平坦化。

参考图20，在步骤1245，继续处理该序列以添加磁感应器。在一个实施例中，步骤1245可以包括例如形成包括触点1309的触点水平。

参考图21，在步骤1250，继续处理该序列以添加磁感应器。在一个实施例中，步骤1250可以包括例如形成顶线层1310。在一个实施例中，通过沉积顶部电介质1310A并执行传统的光刻和蚀刻来形成顶部线电平(level)1310。填充衬垫、种子和金属板(统称为1310b)的合成电介质沟槽，然后将金属平面化至电介质1310A的顶面。

应该理解，将根据给定的说明性架构来描述本发明的各方面；然而，在本发明的各方面的范围内，可以改变其他架构、结构、衬底材料以及工艺特征和步骤。

还将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，其可以直接在另一元件上或也可以存在中间元件。相反，当一个元件被称为“直接在另一个元件之上”或“直接在另一个元件之上”时，则不存在中间元件。还应当理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”至另一个元件时，则不存在中间元件。

本实施例可以包括集成电路芯片的设计，集成电路芯片可以用图形计算机编程语言创建，并存储在计算机存储介质(例如磁盘、磁带、物理硬盘驱动器或虚拟硬盘驱动器，例如存储接入网)中。如果设计人员没有制造芯片或用于制造芯片的光刻掩模，则设计人员可以通过物理方式(例如，通过提供存储设计的存储介质的副本)或电子方式(例如，通过互联网)直接或间接地将产生的设计传送给此类实体。然后将所存储的设计转换为适当的格式(例如GDSII)，用于制造光刻掩模，其通常包括将在晶圆上形成的所述芯片设计的多个副本。光刻掩模用于定义晶圆(和/或其上的层)的区域以进行蚀刻或其他处理。

本文所述的方法可用于制造集成电路芯片。所得到的集成电路芯片可以由制造商以未加工晶片的形式(即，作为具有多个未封装芯片的单个晶片)、裸模或封装形式分发。在后一种情况下，芯片安装在单芯片封装(如塑料载体，其引线固定在主板或其他更高级别的载体上)或多芯片封装(如陶瓷载体，其具有一个或两个表面互连或埋入互连)。在任何情况下，该芯片随后与其它芯片、分立电路元件和/或其它信号处理设备集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用到具有显示器、键盘或其他输入设备和中央处理器的高级计算机产品。

还应理解，材料化合物将根据所列元素进行描述，例如SiGe。这些化合物包括化合物中元素的不同比例，例如，SiGe包括SixGe1-x，其中x小于或等于1，等等。此外，其他元素可以包括在化合物中，并且仍然按照本原理起作用。含有附加元素的化合物在此称为合金。

在说明书中对“一个实施例”或“一实施例”及其其他变型的引用意味着结合该实施例描述的特定特征、结构、特性等被包括在至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在一实施例中”以及任何其他变型的出现不一定都指的是同一实施例。

应理解，使用下列“/”、“和/或”和“至少一个”，例如，在“A/B”、“A和/或B”和“A和B中的至少一个”的情况下，意在仅包括选择第一个列出的选项(A)，或仅选择第二个列出的选项(B)，或者选择两个选项(a和b)。作为进一步的例子，在“a、b和/或c”和“a、b和c中的至少一个”的情况下，这样的措辞意在仅包括选择第一个列出的选项(a)，或仅选择第二个列出的选项(b)，或仅选择第三个列出的选项(c)，或仅选择第一个和第二个列出的选项(A和B)，或仅选择第一个和第三个列出的选项(A和C)，或仅选择第二个和第三个列出的选项(B和C)，或选择所有三个选项(A和B和C)。这一点可以通过本领域和相关领域中的一项普通技能很容易地扩展到列出的任意多个项目。

本文中使用的术语仅出于描述特定实施例的目的，并且不旨在限制示例实施例。如本文所使用的，单数形式“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。将进一步理解的是，当在本文中使用时，术语“包括”、“包含”、“包含”和/或“包括”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、组件和/或其组。

在本文中可以使用空间相对术语，例如“在...下方”，“在...下方”，“在...下方”，“在...上方”，“在上方”等，以便于描述，以描述一个元件或特征与另一元件或特征的关系。如图所示的一个或多个元件或特征。将理解的是，除了在附图中所描绘的取向之外，空间相对术语还意图涵盖装置在使用或操作中的不同取向。例如，如果图中的设备是如果将其翻转，则被描述为在其他元件或特征“之下”或“之下”的元件将被定向为在其他元件或特征“之上”。因此，术语“在……下方”可以包括在……上方和在……下方两个方位。可以以其他方式定向设备(旋转90度或其他方向)，并且可以相应地解释本文中使用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

将理解，尽管术语第一、第二等在本文中可用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元素和另一个元素。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的范围。

已经描述了系统和方法的优选实施例(其意图是示例性的而不是限制性的)，应注意，本领域技术人员可以根据以上教导进行修改和变型。因此，应当理解，可以在所公开的特定实施例中进行改变，这些改变在由所附权利要求概述的本发明的范围内。至此已经描述了本发明的各方面，并具有专利法所要求的细节和特殊性，在所附权利要求中提出了由专利证书所要求保护的内容。