阅读说明：本技术 半导体装置及其制造方法 (Semiconductor device and method for manufacturing the same ) 是由 王垂堂 蔡仲豪 余振华 于 2019-05-21 设计创作，主要内容包括：一种半导体装置包括：重布线结构；半导体装置,位于重布线结构上；顶部封装件,位于半导体装置之上,顶部封装件包括第二半导体装置；模塑化合物,介于述重布线结构与顶部封装件之间；一组穿孔,位于顶部封装件与重布线结构之间且将顶部封装件电连接到重布线结构；以及内连结构,设置在模塑化合物内且将顶部封装件电连接到重布线结构,内连结构包括衬底及形成在衬底中的无源装置,其中内连结构不包括有源装置。(A semiconductor device includes: a rewiring structure; a semiconductor device located on the rewiring structure; a top package over the semiconductor device, the top package including a second semiconductor device; a molding compound interposed between the redistribution structure and the top package; a set of vias between the top package and the rewiring structure and electrically connecting the top package to the rewiring structure; and an interconnect structure disposed within the molding compound and electrically connecting the top package to the redistribution structure, the interconnect structure including a substrate and a passive device formed in the substrate, wherein the interconnect structure does not include an active device.)

半导体装置及其制造方法

技术领域

本发明的实施例是有关于一种半导体装置及其制造方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业已经历了快速的发展。在很大程度上，集成密度的此改进源自于最小特征大小的不断减小(例如，半导体工艺节点朝向20nm以下的节点缩小)，这允许将更多的组件集成到给定区域中。近来，随着对微型化、更高的速度及更大的带宽以及更低的功耗及等待时间的需求增长，越需要更细微且更具创新性的半导体管芯封装技术。

随着半导体技术的进一步推进，堆叠式半导体装置及接合式半导体装置已出现作为一种有效的替代选择以进一步减小半导体装置的实体大小。在堆叠式半导体装置中，有源电路(例如，逻辑、存储器、处理器电路等)被至少部分地制作在各别的衬底上，且然后被实体接合及电接合在一起以形成功能装置(functional device)。此种接合工艺利用精密的技术，且期望有所改进。

发明内容

本发明的一实施例提供一种半导体装置，其包括：重布线结构；第一半导体装置，位于所述重布线结构上；顶部封装件，位于所述第一半导体装置之上，所述顶部封装件包括第二半导体装置；模塑化合物，介于所述重布线结构与所述顶部封装件之间；第一组穿孔，位于所述顶部封装件与所述重布线结构之间且将所述顶部封装件电连接到所述重布线结构；以及第一内连结构，设置在所述模塑化合物内且将所述顶部封装件电连接到所述重布线结构，所述第一内连结构包括衬底及形成在所述衬底中的无源装置，其中所述第一内连结构不包括有源装置。

本发明的一实施例提供一种半导体装置，其包括：重布线结构；封装件，包括设置在封装件衬底上的第一半导体装置及第二半导体装置，所述封装件设置在所述重布线结构之上；第三半导体装置，设置在所述重布线结构与所述封装件衬底之间且电连接到所述重布线结构；通孔，在所述重布线结构与所述封装件衬底之间延伸，所述通孔将所述重布线结构电连接到所述封装件衬底；第一无源装置结构，设置在所述封装件衬底与所述重布线结构之间，所述第一无源装置结构包括：第一衬底；第一无源装置，设置在所述第一衬底上；第一穿孔，延伸穿过所述第一衬底且电连接到所述第一无源装置；及第二穿孔，延伸穿过所述第一衬底，其中所述第一穿孔及所述第二穿孔电连接到所述重布线结构且电连接到所述第一半导体装置；第二无源装置结构，设置在所述封装件衬底与所述重布线结构之间，所述第二无源装置结构包括：第二衬底；第二无源装置，设置在所述第二衬底上；第三穿孔，延伸穿过所述第二衬底且电连接到所述第二无源装置；及第四穿孔，延伸穿过所述第二衬底，其中所述第三穿孔及所述第四穿孔电连接到所述重布线结构且电连接到所述第二半导体装置；以及模塑化合物，环绕所述第一无源装置结构、所述第二无源装置结构、所述通孔及所述第三半导体装置中的每一者。

本发明的一实施例提供一种制造半导体装置的方法包括：在载体衬底上形成一组通孔；将第一管芯放置在所述载体衬底上，所述第一管芯与所述一组通孔间隔开；以及将第一内连结构放置在所述载体衬底上，所述第一内连结构与所述第一管芯及所述一组通孔间隔开。所述第一内连结构包括：衬底；第一导电元件及第二导电元件，从所述衬底的第一侧延伸到所述衬底的第二侧；金属化层，设置在所述第一导电元件及所述第二导电元件之上且电连接到所述第一导电元件及所述第二导电元件；以及集成无源装置，其中所述集成无源装置通过所述金属化层电连接到所述第一导电元件及所述第二导电元件；将所述一组通孔、所述第一管芯及所述第一内连结构包封在包封体中，其中所述包封体与所述一组通孔、所述第一管芯及所述第一内连结构实体接触；以及将顶部封装件放置在所述一组通孔、所述第一管芯之上且放置在所述第一内连结构的第一侧之上，其中所述顶部封装件包括第二管芯，且其中放置所述顶部封装件包括将第二管芯电连接到所述集成无源装置。

附图说明

结合附图进行阅读，从以下详细说明最好地理解本发明的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。

图1到图6示出根据一些实施例的内连结构的形成。

图7到图14示出根据一些实施例的包括内连结构的封装件结构的形成。

图15示出根据实施例的包括内连结构的封装件结构。

图16A到图16B示出根据另一实施例的内连结构以及包括所述内连结构的封装件结构。

图17示出根据另一实施例的包括内连结构的封装件结构。

图18A到图18B示出根据另一实施例的内连结构以及包括所述内连结构的封装件结构。

图19A到图19C示出根据一些实施例的内连结构以及包括所述内连结构的封装件结构。

具体实施方式

以下公开内容提供诸多不同的实施例或实例以实施所提供主题的不同特征。下文阐述组件及排列的具体实例以使本发明简明。当然，这些仅仅是实例，并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且也可包括额外特征可形成在第一特征与第二特征之间以使得所述第一特征与所述第二特征不可直接接触的实施例。另外，本发明可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不指示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明起见，本文中可使用例如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对用语来阐述一个元件或特征与另外的元件或特征的关系，如图中所说明。除了图中所绘示的定向之外，所述空间相对用语还旨在囊括装置在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)且同样地可对本文中所使用的空间相对描述符加以相应地解释。

图1至图6示出根据一些实施例的内连结构650的实例的形成。现在参考图1，示出第一衬底101及集成无源装置(integrated passive device，IPD)103。第一衬底101可包含经过掺杂或未经掺杂的硅、另一半导体材料、绝缘体上硅(silicon-on-insulator，SOI)衬底、二氧化硅(SiO₂)或其他绝缘材料或另一材料。在一些实施例中，第一衬底101具有介于约50μm与约400μm之间的厚度，例如约150μm。在图1到图6中所示的实施例中，IPD103被示为深沟槽电容器(deep-trench capacitor)，但在其他实施例中，IPD103可包括一种或多种其他类型的无源装置，例如电阻器、电感器、其他类型的电容器等。

可使用任何适合的方法在第一衬底101内或在第一衬底101上形成IPD103。举例来说，可通过首先在第一衬底101中形成一个或多个沟槽来形成深沟槽电容器。可通过任何适合的光刻掩模及刻蚀工艺来形成所述沟槽。举例来说，可在第一衬底101之上形成光刻胶并将其图案化，并可利用一种或多种刻蚀工艺(例如，干式刻蚀工艺)来移除第一衬底101的期望存在深沟槽电容器的那些部分。在一些实施例中，所述一个或多个沟槽形成为具有介于约1μm与约15μm之间的深度。可例如通过沉积工艺或另一工艺在所述一个或多个沟槽中形成第一导电电极材料105来形成第一电容器电极。可使用例如适合的光刻掩模及刻蚀工艺来移除第一导电电极材料105的多余部分。举例来说，可在第一导电电极材料105之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除第一导电电极材料105的多余部分。在一些实施例中，第一导电电极材料105的剩余部分可延伸在衬底101的顶表面之上。第一导电电极材料105可以是一层或多层导电材料，例如经过掺杂的硅、多晶硅、铜、钨、铝合金或铜合金等、其组合或另一导电材料。第一导电电极材料105可形成为具有介于约0.05μm与约1μm之间的厚度。

可在位于所述一个或多个沟槽内的第一导电电极材料105之上形成介电层107。介电层107可包含高K值介电材料、氧化物、氮化物等、或者其组合或多个层，且可使用例如化学气相沉积(chemical vapor deposition，CVD)工艺等任何适合的沉积工艺来形成。可使用例如适合的光刻掩模及刻蚀工艺来移除介电层107的多余部分。举例来说，可在介电层107之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除介电层107的多余部分。在一些实施例中，介电层107的剩余部分可延伸在设置在衬底101的顶表面上的第一导电电极材料105的部分之上。介电层107可形成为具有介于约1nm与约100nm之间的厚度。

可例如通过沉积工艺或另一工艺在所述一个或多个沟槽中的介电层107之上形成第二导电电极材料109，以形成第二电容器电极。可使用例如适合的光刻掩模及刻蚀工艺来移除第二导电电极材料109的多余部分。举例来说，可在第二导电电极材料109之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除第二导电电极材料109的多余部分。在一些实施例中，第二导电电极材料109的剩余部分可延伸在设置在衬底101的顶表面之上的介电层107的部分之上。第二导电电极材料109可以是一层或多层导电材料，例如经过掺杂的硅、多晶硅、铜、钨、铝合金或铜合金等、其组合或另一导电材料。第二导电电极材料109可形成为具有介于约0.05μm与约1μm之间的厚度。上述用于形成深沟槽电容器的工艺仅仅是形成深沟槽电容器的一种方法，且其他方法也完全旨在包括在实施例的范畴内。

IPD 103可包括一个深沟槽电容器或可包括多个深沟槽电容器。在一些实施例中，深沟槽电容器可包括一个沟槽或多个沟槽。举例来说，当形成深沟槽电容器时，第一导电电极材料105、介电层107及第二导电电极材料109可形成在单个沟槽之上或可形成为延伸在多个沟槽之上。

图2示出在第一衬底101中形成衬底穿孔(through-substrate-via，TSV)201。可例如通过以下步骤形成TSV 201：在第一衬底101及IPD 103之上形成介电层203，然后穿过介电层203且在第一衬底101中刻蚀出开口，且然后在所述开口中沉积导电材料。介电层203可以是例如氧化物、氮化物、聚合物、组合或另一介电材料的一个或多个层。在实施例中，介电层203在形成之后会覆盖第二导电电极材料109。然后，将介电层203薄化以暴露出第二导电电极材料109。可例如使用机械研磨或化学机械抛光(chemical mechanical polishing，CMP)工艺来执行薄化。可使用适合的光刻掩模及刻蚀工艺来形成第一衬底101中的开口。举例来说，可在介电层203及第一衬底101之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除介电层203及第一衬底101中期望存在TSV 201的那些部分。形成用于TSV 201的开口之后，可使用例如障壁层(barrier layer)及导电材料来填充用于TSV 201的开口。所述障壁层可包含例如氮化钛等导电材料，但可利用其他材料，例如氮化钽、钛、介电材料等。可使用CVD工艺(例如，等离子体辅助CVD(plasmaenhanced CVD，PECVD))来形成障壁层。然而，可使用其他替代性工艺，例如溅射(sputtering)或金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)。可形成障壁层以界定(contour)用于TSV 201的开口的下伏形状。

所述导电材料可包括一种或多种导电材料，例如铜、钨、其他导电金属等或组合。可例如通过以下步骤来形成导电材料：沉积晶种层(未单独示出)，并使用电镀、无电镀等来将导电材料沉积到晶种层上，填充并过量填充用于TSV 201的开口。在已填充用于TSV 201的开口之后，可通过研磨工艺(例如，化学机械抛光(CMP))来移除用于TSV 201的开口之外(例如，在介电层203之上)的多余障壁层及多余导电材料，但可使用任何适合的移除工艺。在一些实施例中，研磨工艺暴露出TSV 201及/或第二导电电极材料109的导电材料。在实施例中，TSV 201具有介于约5μm与约50μm之间的宽度，例如约10μm。用于形成TSV 201的上述工艺仅仅是形成TSV 201的一种方法，且其他方法也完全旨在包括在所述实施例的范畴内。

图1至图6中所示的实例性结构包括四个TSV 201，但在其他实施例中，所述结构可包括另一数目的TSV 201。举例来说，结构可包括两个TSV 201、三个TSV 201、六个TSV 201或另一数目的TSV 201。此外，仅出于说明目的，TSV 201被示出为排列成邻近的成对TSV201。在其他实施例中，TSV 201可形成为不邻近另一TSV 201，或者可形成为邻近两个或更多个TSV 201。如下文所述，可在第一内连层301内及/或通过金属触点603来电连接邻近的TSV 201(参见图6)。使用电连接的多个TSV 201可减小电阻且提高电性能。TSV 201的这些及其他配置完全旨在包括在所述实施例的范畴内。

转向图3，在第一衬底101之上形成第一内连层301且第一内连层301被设计成为各个IPD 103及TSV 201且在各个IPD 103与TSV 201之间提供电连接。在一些实施例中，可第一内连层301形成为通过例如导电线、迹线或通孔电连接到IPD 103及TSV 201。举例来说，在一些实施例中，在第一衬底101之上形成第一绝缘层303。第一绝缘层303可由一种或多种适合的介电材料制成，例如氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、聚合物材料、低k值介电材料、另一介电材料、这些材料的组合等。可通过例如旋转涂布、层压、CVD等或其组合等工艺来形成第一绝缘层303。第一绝缘层303可具有介于约0.1μm与约15μm之间的厚度，但可使用任何适合的厚度。

可使用适合的光刻掩模及刻蚀工艺来在第一绝缘层303中形成开口。举例来说，可在第一绝缘层303之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除第一绝缘层303的一些部分以暴露出第二导电电极材料109或TSV 201的一些区。在一些实施例中，还可移除介电层203的一些部分以暴露出第一导电电极材料105的一些部分。

在实施例中，可首先通过适合的形成工艺(例如，PVD、CVD、溅射等)形成晶种层(未示出)来形成第一内连层301，所述晶种层包括钛、铜、或钛铜合金的一个或多个层。所述晶种层形成在第一绝缘层303之上且形成在第一导电电极材料105的暴露区、第二导电电极材料109的暴露区或TSV 201的暴露区之上。然后可形成光刻胶(也未示出)以覆盖晶种层，且然后将所述光刻胶图案化以暴露出晶种层上将随后形成第一内连层301的位置处的那些部分。在光刻胶已形成并被图案化之后，可在晶种层上形成导电材料。所述导电材料可以是例如铜、钛、钨、铝、另一金属、组合等材料。可通过例如电镀或无电镀等沉积工艺来形成所述导电材料。然而，虽然所论述的材料及方法适合形成所述导电材料，但这些材料仅仅是示例性的。可替代性地使用任何其他适合的材料或任何其他适合的形成工艺(例如，CVD或PVD)来形成第一内连层301。在已形成导电材料之后，可通过适合的移除工艺(例如，灰化(ashing)或化学剥除)来移除光刻胶。另外，在移除光刻胶之后，可通过例如适合的湿式刻蚀工艺或干式刻蚀工艺来移除晶种层被光刻胶覆盖的那些部分，所述湿式刻蚀工艺或干式刻蚀工艺可使用导电材料作为刻蚀掩模。晶种层及导电材料的剩余部分形成第一内连层301。

在一些实施例中，第一内连层301包括多层介电材料及导电材料，且可通过任何适合的工艺(例如，适合的光刻掩模及刻蚀工艺、沉积、镶嵌(damascene)、双镶嵌等(dualdamascene))来形成。在一些实施例中，第一绝缘层303的材料与介电层203的材料相同，但在其他实施例中可以是不同的。

第一内连层301可被配置成电连接邻近的TSV 201，且还可被配置成将TSV 201连接到IPD 103。在IPD 103包括深沟槽电容器的一些实施例中，第一内连层301可将一个TSV201(或一群组邻近的TSV 201)连接到一个或多个深沟槽电容器的第一电极(例如，第一导电电极材料105)，且将另一TSV 201(或另一群组邻近的TSV 201)连接到所述一个或多个深沟槽电容器的第二电极(例如，第二导电电极材料109)。举例来说，如图3中所示，标注为201A的TSV通过第一内连层301连接到IPD 103的第二导电电极材料109，且标注为201B的TSV通过第一内连层301连接到IPD 103的第一导电电极材料105。此是示例性实例，且可存在其他配置。在一些实施例中，连接到第一电极的所述一个或多个TSV 201可被配置成传导第一电压或第一电流，且连接到第二电极的所述一个或多个TSV 201可被配置成传导第二电压或第二电流。在一些实施例中，TSV 201可被配置成传输供应电压，所述供应电压例如可以是正电压、负电压或接地电压。在一些实施例中，TSV 201可被配置成传导电信号，例如电压信号或电流信号。举一非限制性实例，在下文在图14中所述的封装件结构1450的运作期间，一个或多个TSV 201可在重布线结构1001与顶部封装件1400之间传输电信号，及/或一个或多个TSV 201可将供应电压从重布线结构1001传输到顶部封装件1400。

现在参考图4，示出第二绝缘层305、第一保护层401、接合垫403及第一外部连接器405。在实施例中，在工艺中且使用与第一绝缘层303类似的材料在第一内连层301及第一绝缘层303之上形成第二绝缘层305。另一选择为，第二绝缘层305可形成为与第一绝缘层303不同。第二绝缘层305可具有介于约0.1μm与约15μm之间的厚度，但可使用任何适合的厚度。在形成第二绝缘层305之后，可穿过第二绝缘层305形成开口，以暴露出第一内连层301的一部分来形成进一步的连接。可通过适合的掩蔽及移除工艺(例如，适合的光刻掩蔽及刻蚀工艺)来形成所述开口。

然后，可在第一内连层301之上形成接合垫403且接合垫403形成为与第一内连层301电接触。接合垫403可包含一种或多种导电材料，例如铜、钛、钨、铝、另一金属、组合等。可使用例如电镀或无电镀等沉积工艺来形成接合垫403的导电材料。然而，虽然所论述的材料及方法适合形成导电材料，但这些材料仅仅是示例性的。可替代性地使用任何其他适合的材料或任何其他适合的形成工艺(例如，CVD或PVD)来形成接合垫403。在一些实施例中，可以与形成第一内连层301(参见图3)类似的方式或使用与第一内连层301类似的材料来形成接合垫403。接合垫403可具有介于约0.5μm与约10μm之间的厚度，例如约3μm，但可使用任何适合的厚度。

可在第一内连层301及接合垫403之上形成第一保护层401，以保护第一内连层301及接合垫403在后续处理及环境期间不受物理损害及环境损害。第一保护层401可由一种或多种适合的介电材料形成，例如氧化硅、氮化硅、低k值电介质(例如，掺杂碳的氧化物)、极低k值电介质(例如，掺杂多孔碳的二氧化硅)、这些材料的组合等。在一些实施例中，第一保护层401可以是聚苯并恶唑(polybenzoxazole，PBO)，但可利用任何适合的材料，例如聚酰亚胺或聚酰亚胺衍生物。可通过例如旋转涂布、层压、CVD等或其组合等工艺来形成第一保护层401。第一保护层401可具有介于约0.5μm与约10μm之间的厚度，例如约3μm，但可使用任何适合的厚度。

在形成第一保护层401之后，可穿过第一保护层401形成开口以暴露出接合垫403的一部分以形成进一步的连接。可通过适合的掩蔽及移除工艺(例如，适合的光刻掩蔽及刻蚀工艺)来形成所述开口。然而，所公开的所论述图案化工艺仅仅旨在作为代表性工艺，且可利用任何其他适合的图案化工艺来暴露出接合垫403的一部分。

在实施例中，第一外部连接器405可以是导电柱(例如，铜柱或铜杆)。可例如通过沉积、电镀、无电镀等来形成第一外部连接器405。举例来说，可首先在第一保护层401及光刻胶两者的开口内形成晶种层(未示出)，且然后使用适合的技术在晶种层上生长第一外部连接器405的材料。在已使用光刻胶形成第一外部连接器405之后，可使用适合的移除工艺(例如，灰化工艺或湿式化学清洗(wet chemical clean))来移除光刻胶且移除晶种层的多余材料。移除光刻胶可暴露出第一外部连接器405，以使得第一外部连接器405越过第一保护层401的表面而突出。然而，实施例并不仅限于这些柱，且可以是焊料凸块、铜凸块或包含一种或多种导电材料，例如铜、钨、其他导电金属等。可形成其他适合的第一外部连接器405以提供电连接。所有的此类外部触点完全旨在包括在所述实施例的范畴内。

转向图5，在第一保护层401及第一外部连接器405之上形成管芯贴合膜(DieAttach Film，DAF)501。DAF 501可包含例如环氧树脂、酚醛树脂、丙烯酸橡胶、硅石填充物、粘合剂层、聚合物材料或其组合等材料，且是使用层压技术或另一适合的技术来施加。DAF501可形成为具有介于约1μm与约50μm之间的厚度，例如约20μm，但可使用任何适合的厚度。

转向图6，对第一衬底101的后侧执行薄化工艺以暴露出TSV 201以供进一步处理，且形成金属触点603。图6中所示的结构相对于图1到图5的定向呈倒置定向。可对第一衬底101执行薄化(例如，使用机械研磨或CMP工艺)直到已暴露出TSV 201的导电材料为止。这样一来，TSV 201可形成为具有介于约50μm与约200μm之间的第一厚度，例如约100μm。在实施例中，TSV 201具有介于约3:1与约15:1之间(例如约5:1)的横截面厚度:宽度纵横比。视情况，在已将第一衬底101薄化之后，TSV 201可凹入第一衬底101内。在一些实施例中，可对第一衬底101执行额外刻蚀，以使得TSV 201从第一衬底101突出。在实施例中，可使用例如刻蚀工艺来使TSV 201凹入，所述刻蚀工艺可利用对TSV 201的材料具有选择性(例如，对铜具有选择性)的刻蚀剂。

现在参考图6，示出被第三保护层605覆盖的第二保护层601及金属触点603。可形成金属触点603以内连TSV 201与外部半导体装置(下文所述)。在实施例中，第二保护层601形成在第一衬底101的后侧之上。在一些实施例中，第二保护层601是聚合物材料。在一些实施例中，第二保护层601包含上文参照第一绝缘层303或第一保护层401所述相同的材料中的一种或多种。可使用与上文参照第一绝缘层303或第一保护层401所述的工艺类似的工艺来形成第二保护层601。在其他实施例中，可以与针对第一绝缘层303或第一保护层401所述的方式及材料不同的方式及材料来形成第二保护层601。第二保护层601可形成为具有介于约5μm与约25μm之间的厚度，例如约7μm，但可使用任何适合的厚度。

可使用适合的光刻掩模及刻蚀工艺来在第二保护层601中形成开口。举例来说，可在第二保护层601之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除第二保护层601的一些部分以暴露出TSV 201的一些区。

在实施例中，可首先通过例如PVD、CVD、溅射等适合的形成工艺形成晶种层(未示出)来形成金属触点603，所述晶种层包括钛、铜或钛铜合金的一个或多个层。所述晶种层形成在第二保护层601及TSV 201的暴露区之上。然后可形成光刻胶(也未示出)以覆盖晶种层，且然后将所述光刻胶图案化以暴露出晶种层上将随后形成金属触点603的位置处的那些部分。在光刻胶已形成且被图案化之后，可在晶种层上形成导电材料。所述导电材料可以是例如铜、钛、钨、铝、另一金属、组合等材料。所述导电材料可通过例如电镀或无电镀等沉积工艺形成。然而，虽然所论述的材料及方法适合形成导电材料，但这些材料仅仅是示例性的。可替代性地使用任何其他适合的材料或任何其他适合的形成工艺(例如，CVD或PVD)来形成金属触点603。在已形成导电材料之后，可通过适合的移除工艺(例如，灰化或化学剥除)来移除光刻胶。另外，在移除光刻胶之后，可通过例如适合的湿式刻蚀工艺或干式刻蚀工艺来移除晶种层被光刻胶覆盖的那些部分，所述湿式刻蚀工艺或干式刻蚀工艺可使用导电材料作为刻蚀掩模。晶种层及导电材料的剩余部分形成金属触点603。

在其他实施例中，可使用其他技术来形成金属触点603。举例来说，可通过以下步骤来形成金属触点603：使用例如溅射等沉积工艺来形成导电材料层，且然后可通过适合的工艺(例如，光刻掩蔽及刻蚀)移除材料层的一些部分。如图6中所示，金属触点603可延伸在两个或更多个TSV 201之上且电连接所述两个或更多个TSV 201，但在一些实施例中，金属触点603可不电连接一些TSV 201。金属触点603可形成为具有介于约5μm与约25μm之间的厚度，例如约7μm，但可使用任何适合的厚度。

如图6中所示，在第二保护层601及金属触点603之上形成第三保护层605。在实施例中，第三保护层605可以是例如聚苯并恶唑(PBO)等聚合物，但可替代性地使用任何适合的材料，例如聚酰亚胺或聚酰亚胺衍生物、阻焊料(Solder Resistance，SR)、味之素构成膜(Ajinomoto build-up film，ABF)或另一材料。可使用例如旋转涂布工艺来放置第三保护层605达介于约5μm与约25μm之间的厚度，例如约7μm，但可替代性地使用任何适合的方法及厚度。在一些实施例中，DAF材料可用于第三保护层605，例如上文参照DAF 501所述的DAF材料。在一些实施例中，第三保护层605是选用的且可被省略。

这样一来，形成了包括IPD 103及TSV 201的内连结构650，如图6中所示。在一些实施例中，可使用单个衬底来形成多个内连结构650且然后将其单体化以形成个别内连结构650。在一些实施例中，内连结构650包括无源装置且不包括有源装置。图1至图6中所示的工艺是用于形成内连结构650的实例性工艺，且在其他实施例中，可使用其他适合的技术或工艺来形成内连结构650，此被视为在本发明的范畴内。

在一些实施例中，内连结构(例如，内连结构650)可包括在下文参照图7到图15所论述的集成扇出型叠层封装(integrated fan out package-on-package，InFO-POP)中。现在参考图7，示出载体衬底701，其中释放层703、第四保护层705及第一晶种层707位于载体衬底701之上。载体衬底701可包含例如硅基材料(例如，玻璃材料或氧化硅)或其他材料(例如，氧化铝)、这些材料的组合等。载体衬底701可以是平坦的以适于贴合半导体装置(例如，下文所述的内连结构850及第一半导体装置801)。

释放层703可由聚合物系材料形成，释放层703可与载体衬底701一起从在后续步骤中形成的上覆的结构被移除。在一些实施例中，释放层703是在被加热时会丧失其粘性的环氧树脂系热释放材料，例如光热转换(Light-to-Heat-Conversion，LTHC)释放涂层。在其他实施例中，释放层703可以是紫外线(UV)胶，其在暴露于UV光下时会丧失其粘性。释放层703可作为液体被施配并被固化，释放层703可以是层压到载体衬底701上的层压膜等。释放层703的顶表面可被平坦化且可具有高的共面度(co-planarity)。

第四保护层705放置在释放层703之上且用于为例如下文所述的内连结构850或第一半导体装置801提供保护。在实施例中，第四保护层705可以是例如聚苯并恶唑等聚合物材料，但可替代性地使用任何适合的材料，例如聚酰亚胺或聚酰亚胺衍生物、阻焊料、味之素构成膜或另一材料。可使用例如旋转涂布工艺来放置第四保护层705达介于约2μm与约15μm之间的厚度，例如约5μm，但可替代性地使用任何适合的方法及厚度。

第一晶种层707形成在第四保护层705之上。在实施例中，第一晶种层707是在后续处理步骤期间辅助形成较厚的层的薄导电材料层。第一晶种层707可例如包括钛层以及铜层，但可使用其他材料或材料组合。根据所要的材料使用例如溅射、蒸镀或PECVD工艺等工艺来生成第一晶种层707。第一晶种层707可形成为具有介于约0.3μm与约1μm之间的厚度，例如约0.5μm。

图7还示出将穿孔掩模709放置在第一晶种层707之上并将穿孔掩模709图案化。在实施例中，穿孔掩模709可包括光刻胶，且可使用例如旋转涂布技术在第一晶种层707上放置穿孔掩模709达介于约50μm与约250μm之间的高度，例如约120μm。放置穿孔掩模709后，可使用适合的光刻技术来将穿孔掩模709图案化。在实施例中，形成在穿孔掩模709中的图案暴露出第一晶种层707的一些部分以形成通孔711。在一些实施例中，通孔711是形成为位于随后贴合的装置(例如，第一半导体装置801或内连结构650)的不同侧或同一侧上的穿孔或其他导电元件。然而，可替代性地利用通孔711的图案的任何适合的排列。图7示出两个通孔711，但在其他实施例中可形成更多或更少的通孔711。

在实施例中，通孔711包含一种或多种导电材料，例如铜、钨、其他导电材料等。可例如通过电镀、无电镀等来形成通孔711。在已形成通孔711之后，可使用适合的移除工艺(例如，湿式化学刻蚀或灰化工艺)来移除穿孔掩模709。移除穿孔掩模709可暴露出下伏的第一晶种层707的部分。然后可通过例如湿式刻蚀工艺或干式刻蚀工艺来移除第一晶种层707的暴露部分。在已移除第一晶种层707的暴露部分之后，在通孔711之间暴露出第四保护层705的一些部分。

图8说明将第一半导体装置801及多个内连结构850放置到第四保护层705上。图8中所示的内连结构850中的一者或多者可类似于上文参照图6所述的内连结构650，或可类似于参照图16A到图19C所述的内连结构852、内连结构854或内连结构856，但在一些实施例中，内连结构850中的一者或多者可不同于内连结构650、内连结构852、内连结构854或内连结构856。在一些实施例中，放置在第四保护层705上的不同的内连结构850可具有不同的特征，例如TSV 201的不同配置、不同的IPD 103或其他不同的特征。在一些实施例中，可存在比图8中所示更多或更少的内连结构850。在一些实施例中，一个或多个内连结构850可放置在两个通孔711之间或通孔711与第一半导体装置801之间。内连结构850可被放置成处于使得IPD(例如，IPD 103)面朝向第四保护层705的定向中，但在其他实施例中，内连结构850可被定向成使得IPD背向第四保护层705。

图8中所示的第一半导体装置801可以是针对预期目的而设计的半导体装置，例如存储器管芯(例如，动态随机存取存储器(dynamic random access memory，DRAM)管芯)、逻辑管芯、中央处理单元(central processing unit，CPU)管芯、这些管芯的组合等。在实施例中，视所要的特定功能性，第一半导体装置801中包括例如晶体管、电容器、电感器、电阻器、金属化层、外部连接器等集成电路装置。

在实施例中，可使用例如拾放工艺来将内连结构850及第一半导体装置801放置到第四保护层705上。然而，可使用任何其他的替代性方法来放置内连结构850或第一半导体装置801。

图9说明使用包封体901来包封通孔711、第一半导体装置801及内连结构850。可在模塑装置中执行包封，或可使用另一技术来沉积包封体901。包封体901可以是模塑化合物，例如树脂、聚酰亚胺、聚苯硫醚(Polyphenylene sulfide，PPS)、聚醚醚酮(polyetheretherketone，PEEK)、聚醚砜(Polyethersulfone，PES)、另一材料、这些材料的组合等。图9还说明将包封体901薄化以暴露出通孔711、第一半导体装置801的金属触点及内连结构850的金属触点(例如，金属触点603)以供进一步处理。可例如使用机械研磨或化学机械抛光(chemical mechanical polishing，CMP)来执行薄化。如此，通孔711、第一半导体装置801及内连结构850可具有也与包封体901平齐的平坦表面。

图10说明形成重布线结构1001以将通孔711、第一半导体装置801及内连结构850与第二外部连接器1101及IPD装置1103(下文所述)内连。在实施例中，可通过形成导电层1012、导电层1014及导电层1016以及绝缘层1002、绝缘层1004、绝缘层1006及绝缘层1008的堆叠来形成重布线结构1001。

在实施例中，第三绝缘层1002形成在包封体901、通孔711、第一半导体装置801及内连结构850之上。第三绝缘层1002可由一种或多种适合的介电材料(例如，氧化物(例如氧化硅)、氮化物(例如氮化硅)、聚合物材料、低k值介电材料、另一介电材料、这些材料的组合等)制成。可通过例如旋转涂布、层压、CVD等或其组合等工艺来形成第三绝缘层1002。第三绝缘层1002可具有介于约5μm与约25μm之间的厚度，例如约7μm，但可使用任何适合的厚度。在实施例中，使用研磨或CMP工艺来将第三绝缘层1002薄化。

可使用适合的光刻掩模及刻蚀工艺来在第三绝缘层1002中形成开口。举例来说，可在第三绝缘层1002之上形成光刻胶并将其图案化，并利用一种或多种刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除第三绝缘层1002的一些部分以暴露出通孔711的一些区、第一半导体装置801的一些区及内连结构850的一些区。

在实施例中，可首先通过适合的形成工艺(例如，PVD、CVD、溅射等)形成晶种层(未示出)来形成第一导电层1012，所述晶种层具有钛、铜或钛铜合金的一个或多个层。晶种层形成在第三绝缘层1002之上且形成在通孔711、第一半导体装置801及内连结构850的暴露区之上。然后，可形成光刻胶(也未示出)以覆盖晶种层，且然后将光刻胶图案化以暴露出晶种层上将随后形成第一导电层1012的位置处的那些部分。在光刻胶已形成且被图案化之后，可在晶种层上形成导电材料。所述导电材料可以是例如铜、钛、钨、铝、另一金属、组合等材料。可通过例如电镀或无电镀等沉积工艺来形成所述导电材料。然而，虽然所论述的材料及方法适合形成导电材料，但这些材料仅仅是示例性的。可替代性地使用任何其他适合的材料或任何其他适合的形成工艺(例如，CVD或PVD)来形成第一导电层1012。在已形成导电材料之后，可通过适合的移除工艺(例如，灰化或化学剥除)来移除光刻胶。另外，在移除光刻胶之后，可通过例如适合的湿式刻蚀工艺或干式刻蚀工艺来移除晶种层被光刻胶覆盖的那些部分，所述湿式刻蚀工艺或干式刻蚀工艺可使用导电材料作为刻蚀掩模。晶种层及导电材料的剩余部分形成第一导电层1012。

在实施例中，以与形成第三绝缘层1002的工艺类似的工艺且使用与第三绝缘层1002类似的材料来在第一导电层1012之上形成第四绝缘层1004。或者，可以与第三绝缘层1002不同的方式形成第四绝缘层1004。在实施例中，例如使用研磨或CMP工艺来将第四绝缘层1004薄化。在已形成第四绝缘层1004之后，可通过移除第四绝缘层1004的一些部分来穿过第四绝缘层1004形成开口，以暴露出下伏的第一导电层1012的至少一部分。所述开口允许第一导电层1012与第二导电层1014之间进行接触(下文进一步阐述)。可使用适合的光刻掩模及刻蚀工艺来形成所述开口，但亦可替代性地使用任何适合的工艺来暴露出第一导电层1012的一些部分。

可形成第二导电层1014以与重布线结构1001内的电连接一起提供额外布线。在实施例中，可使用与第一导电层1012类似的材料及工艺来形成第二导电层1014。举例来说，可形成晶种层，可在所述晶种层的顶部上放置光刻胶并按照所要的第二导电层1014的图案将所述光刻胶图案化，将导电材料镀覆到光刻胶的图案化开口中，移除光刻胶，且刻蚀晶种层。

在已形成第二导电层1014之后，可在第二导电层1014之上形成第五绝缘层1006。在实施例中，与第三绝缘层1002或第四绝缘层1004类似的第五绝缘层1006可由例如PBO等聚合物形成，或者可由与第三绝缘层1002或第四绝缘层1004类似的材料(例如，聚酰亚胺或聚酰亚胺衍生物)形成。第五绝缘层1006可形成为具有介于约2μm与约15μm之间的厚度，例如约5μm。

在形成第五绝缘层1006之后，可通过移除第五绝缘层1006的一些部分来穿过第五绝缘层1006形成开口，以暴露出下伏的第二导电层1014的至少一部分。开口允许第二导电层1014与第三导电层1016之间进行接触(下文进一步阐述)。可使用适合的光刻掩模及刻蚀工艺来形成所述开口，但可使用任何适合的工艺来暴露出第二导电层1014的一些部分。

可形成第三导电层1016以与重布线结构1001内的电连接一起提供额外布线。在实施例中，可使用与第一导电层1012或第二导电层1014类似的材料及工艺来形成第三导电层1016。举例来说，可形成晶种层，可在晶种层的顶部上放置光刻胶并按照所要的第三导电层1016的图案将所述光刻胶图案化，将导电材料镀覆到光刻胶的图案化开口中，移除光刻胶，且刻蚀晶种层。

在已形成第三导电层1016之后，可在第三导电层1016之上形成第六绝缘层1008。在实施例中，与第三绝缘层1002、第四绝缘层1004或第五绝缘层1006类似的第六绝缘层1008可由例如PBO等聚合物形成，或者可由与第三绝缘层1002、第四绝缘层1004或第五绝缘层1006类似的材料(例如，聚酰亚胺或聚酰亚胺衍生物)形成。第六绝缘层1008可形成为具有介于约2μm与约15μm之间的厚度，例如约5μm。

如图10中所示，随后通过移除第六绝缘层1008的一些部分来穿过第六绝缘层1008形成开口，以暴露出下伏的第三导电层1016的至少一部分。然后，在开口内形成凸块下金属(under bump metal，UBM)1003及连接器1005以通过第三导电层1016与上覆的结构且与重布线结构1001形成电连接。可使用适合的光刻掩模及刻蚀工艺来形成所述开口，亦可使用任何适合的工艺。

UBM 1003及连接器1005可例如包含三层导电材料，例如一层钛、一层铜及一层镍。然而，可使用适合形成UBM 1003的其他材料及层的排列，例如铬/铬铜合金/铜/金的排列、钛/钛钨/铜的排列、或铜/镍/金的排列。可用于形成UBM 1003及连接器100的任何适合的材料或材料层完全旨在包括在本申请的范畴内。可通过在重布线结构1001之上形成每一层并在所述每一层中形成开口来生成UBM 1003及连接器1005。可使用镀覆工艺(例如，电镀或无电镀)执行每一层的形成，但可根据所要的材料替代性地使用其他形成工艺(例如，溅射、蒸镀或PECVD工艺)。在已形成所要的层之后，然后可通过适合的光刻掩蔽及刻蚀工艺按照所要的形状(例如，圆形、八边形、正方形或矩形形状)移除所述层的一些部分，以移除不需要的材料且留下UBM 1003及连接器1005。可替代性地形成任何所要的形状。

连接器1005可与UBM 1003同时形成或在单独的步骤中形成。可形成其他类型的适合的UBM 1003及连接器1005来提供电连接。举例来说，可在第六绝缘层1008及第六绝缘层1008中的开口之上形成晶种层，在所述晶种层的顶部上放置光刻胶并以所要的第三导电层1016的图案将所述光刻胶图案化，将导电材料镀覆到光刻胶的图案化开口中，移除光刻胶，且刻蚀晶种层。在实施例中，UBM 1003及连接器1005可以是例如铜柱或铜杆。所有的此类外部触点完全旨在包括在所述实施例的范畴内。

转向图11，分别在UBM 1003及连接器1005之上形成第二外部连接器1101及IPD装置1103。第二外部连接器1101可用于提供外部连接点以电连接到重布线结构1001且可以是例如接触凸块或焊球，但可利用任何适合的连接。在第二外部连接器1101是触点凸块的实施例中，第二外部连接器1101可包含例如锡等材料，或者包含例如银、不含铅的锡或铜等其他适合的材料。在第二外部连接器1101是焊锡凸块的实施例中，可首先通过例如蒸镀、电镀、印刷、焊料转移、植球等此类方法形成厚度达例如约100μm的锡层来形成第二外部连接器1101。在已在结构上形成锡层之后，可执行回焊以将材料塑形成所要的凸块形状。

如图11中所示，IPD装置1103安装到连接器1005且因此电连接到重布线结构1001。IPD装置1103可在第二外部连接器1101形成之前或之后安装到连接器1005。可例如通过以下步骤将IPD装置1103连接到连接器1005：依序将IPD装置1103的连接器(例如，导电凸块或导电垫)(例如焊球(未示出))浸入到焊剂(flux)中，且然后使用拾放工具(pick-and-placetool)来实体地对齐IPD装置1103的连接器与连接器1005中的个别连接器。在一些情形中，可执行回焊以将IPD装置1103的连接器接合到连接器1005。IPD装置1103可以是半导体装置，或者是包括一个或多个无源装置(例如，电容器、电阻器、电感器等)的其他装置。视所要的特定功能性，IPD装置1103中还可包括电耦合到无源装置的金属化层等。在一些实施例中，IPD装置1103可被配置成使第一半导体装置801的电压或电流达到稳定。在一些实施例中，一个以上IPD装置1103可连接到重布线结构1001。

图12说明剥离载体衬底701且将所得结构贴合到载体结构1201。载体结构1201可以是例如金属环，所述金属环旨在于剥离工艺期间及剥离工艺之后为所述结构提供支撑且使所述结构稳定。在实施例中，使用例如紫外线条带(ultraviolet tape)将所述结构贴合到载体结构1201，但可替代性地使用任何其他适合的粘合剂或贴合方法。在将所述结构贴合到载体结构1201之后，可将载体衬底701及释放层703从所述结构剥离。根据一些实施例，剥离包括将光(例如，激光或紫外光)投射在释放层703上以使得释放层703在光的热下分解，并可移除载体衬底701。在一些实施例中，在剥离之后，第四保护层705残留在所述结构上，且在其他实施例中，在剥离之后，使用例如适合的湿式刻蚀或干式刻蚀工艺从所述结构移除第四保护层705。

图13说明将第四保护层705图案化以形成暴露出通孔711及内连结构850的接合垫(例如，接合垫403)的开口1301。在一些实施例中，内连结构850的接合垫被DAF(例如，图6中所示的DAF 501)覆盖，DAF与第四保护层705是在同一步骤中被图案化以暴露出接合垫。在实施例中，可使用例如激光钻孔方法来将第四保护层705(及DAF，如果存在的话)图案化。在使用激光钻孔方法的一些实施例中，首先在第四保护层705之上沉积选用的保护层(例如，光热转换层或水溶性保护膜(hogomax)层(图13中未额外示出))。在进行保护之后，将激光朝向第四保护层705的期望被移除的那些部以形成开口1301。在一些实施例中，激光钻孔工艺可使用相对于第四保护层705的法线呈约0°(垂直于聚合物层(第四保护层705))到约85°的钻孔角度。在其他实施例中，可使用光刻技术来将第四保护层705(及DAF，如果存在的话)图案化。在实施例中，可形成图案化以形成宽度介于约50μm与约300μm之间(例如，约200μm)的开口1301。

图14说明形成第三外部连接器1403且贴合顶部封装件1400以形成封装件结构1450。在实施例中，顶部封装件1400可包括第二衬底1411、第二半导体装置1413、第三半导体装置1415及包封体1417。在实施例中，第二衬底1411可以是例如包括内部内连线(例如，金属化层、衬底穿孔等)的封装衬底，所述内部内连线经由第三外部连接器1403将第二半导体装置1413及第三半导体装置1415连接到内连结构850及第一半导体装置801。

在一些实施例中，第二衬底1411可以是用作中间衬底的中介层，其将第二半导体装置1413及第三半导体装置1415连接到第三外部连接器1403。在此实施例中，第二衬底1411可以是例如经掺杂或未经掺杂的硅衬底、或绝缘体上硅(SOI)衬底的有源层。然而，第二衬底1411可替代性地是可提供适合的保护及/或内连功能性的玻璃衬底、陶瓷衬底、聚合物衬底或任何其他衬底。这些及任何其他适合的材料可替代性地用于第二衬底1411。

第二半导体装置1413或第三半导体装置1415可各自是针对预期目的而设计的半导体装置，例如存储器管芯(例如，DRAM管芯)、逻辑管芯、中央处理单元管芯、这些管芯的组合等。在实施例中，视所要的实现特定功能性，第二半导体装置1413或第三半导体装置1415中包括集成电路装置，例如晶体管、电容器、电感器、电阻器、第一金属化层(未示出)等。在实施例中，第二半导体装置1413或第三半导体装置1415被设计且制造成彼此之间或与第一半导体装置801相结合地或同时地工作。虽然图14示出两个半导体装置1413及1415，但在其他实施例中，更多或更少的半导体装置可连接到第二衬底1411。在一些实施例中，第三半导体装置1415安装到第二半导体装置1413。在一些实施例中，可使用例如打线接合(wirebond)(图14中未示出)将第二半导体装置1413或第三半导体装置1415电连接到第二衬底1411，但可替代性地利用任何适合的电接合。在一些实施例中，第二半导体装置1413或第三半导体装置1415可包括与第二衬底1411的内部内连线连接的外部连接器(图14中未示出)。

可使用包封体1417来包封且保护第二半导体装置1413、第三半导体装置1415及第二衬底1411。包封体1417可以是模塑化合物、树脂，例如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂、另一材料、这些的组合等。

在一些实施例中，第三外部连接器1403可形成在开口1301之上以提供外部连接到第二衬底1411。第三外部连接器1403可以是接触凸块(例如，微凸块(microbump)或受控塌陷芯片连接(controlled collapse chip connection，C4)凸块)，且可包含例如锡等材料或者包含例如银或铜等其他适合的材料。在第三外部连接器1403是焊锡凸块的实施例中，可首先通过任何适合的方法(例如，蒸镀、电镀、印刷、焊料转移、植球等)形成厚度达例如约100μm的锡层来形成第三外部连接器1403。在已在所述结构上形成锡层之后，执行回焊以将材料塑形成所要的凸块形状。在一些实施例中，在开口1301内且在内连结构850及在通孔711的接合垫之上形成导电垫。在形成第三外部连接器1403之后，将第三外部连接器1403与开口1301对齐，且执行接合工艺。在第三外部连接器1403是焊料凸块的实施例中，接合工艺可包括回焊工艺，例如热工艺。

图14还说明在第二衬底1411与第四保护层705之间且环绕第三外部连接器1403形成底部填充物(underfill)1405。在实施例中，底部填充物1405可以是例如模塑化合物、环氧树脂、底部填充胶、模塑底部填充物(molding underfill，MUF)、树脂等材料。在形成底部填充物1405之后，可将封装件结构1450从载体结构1201剥离。在一些实施例中，也将封装件结构1450从其他封装件结构单体化。这样一来，可形成个别封装件结构1450，但可使用其他的技术或工艺且这些其他的技术或工艺被视为在本发明的范畴内。在一些实施例中，封装件结构1450可以是集成扇出型叠层封装结构。

在一些实施例中，使用一个或多个内连结构850可提高封装件结构1450的电性能。举例来说，可将电力通过内连结构850的TSV(例如TSV 201)供应到第二半导体装置1413或第三半导体装置1415。举例来说，内连结构850的第一群组TSV可供应第一电压或第一电流，且内连结构的第二群组TSV可供应第二电压或第二电流。在一些情形中，供应电压可以是接地电压或共用电压。在内连结构850的IPD(例如，IPD 103)包括电容器(例如，深沟槽电容器)的一些实施例中，电容器可连接在第一群组TSV与第二群组TSV之间。以此方式连接，内连结构850的电容器能够将第一电压或第一电流与第二电压或第二电流解耦。这样一来，内连结构850可减少噪声、波动或瞬态现象，且使供应到顶部封装件1400的适当半导体装置(例如，1413或1415)的功率稳定。在一些实施例中，内连结构850可被配置成使得顶部封装件1400的半导体装置的功率达到稳定，且IPD装置1103可被配置成使第一半导体装置801的功率达到稳定。在一些情形中，将内连结构850定向成使得IPD较接近半导体装置1413及半导体装置1415比将IPD定向成较远离半导体装置1413及半导体装置1415更可以提高封装件结构1450的电性能。在一些实施例中，顶部封装件1400的每一半导体装置可具有针对所述装置而配置的相关联内连结构850。

图15到图19C说明包括具有IPD的内连结构的封装件结构的实施例。图14到图19C所示的封装件结构1450、封装件结构1452、封装件结构1454、封装件结构1456、封装件结构1458、封装件结构1460及封装件结构1462是说明性实例，并不旨在进行限制。举例来说，图14到19C中所示的实施例的不同特征可组合在单个封装件结构内的单个内连结构中，或可以不同的组合形式存在于不同的内连结构中。

图15示出根据一实施例的包括内连结构850的封装件结构1452。封装件结构1452类似于上文参照图14所述的封装件结构1450，但在封装件结构1452中第四保护层705(参见图12)是在贴合顶部封装件1400之前被移除。举例来说，在图7到图14中所示的工艺中，可在剥离载体衬底701时移除第四保护层705，如图12所述。在一些实施例中，可在已剥离载体衬底701之后例如使用湿式刻蚀工艺或干式刻蚀工艺来移除第四保护层705。在一些实施例中，在移除第四保护层705之后，可暴露出内连结构850的接合垫(例如，接合垫403)、及通孔711。在一些实施例中，内连结构850的接合垫被DAF(例如，DAF 501)覆盖，而可在DAF中形成开口以暴露出所述接合垫，所述开口可以与上文参照图13中所示的开口1301所述类似的方式形成。第四保护层705的移除可与图16到图19C中所示的其他实施例或者与未示出的其他实施例组合。在一些情形中，移除第四保护层705可减小所得封装件结构的总厚度。

图16A到图16B示出根据一实施例的内连结构852及包括内连结构852的封装件结构1454。封装件结构1454类似于上文参照图15所述的封装件结构1452。举例来说，第四保护层705(参见图12)是在贴合顶部封装件1400之前被移除。内连结构852类似于参照图6所述的内连结构650，但内连结构852不包括第三保护层605(参见图6)。重布线结构1001(参见图10)形成在第二保护层601及金属触点603之上，且电连接到金属触点603。在一些情形中，省略第三保护层605可减小形成内连结构852或封装件结构1454的成本或时间。

图17示出根据一实施例的包括内连结构850的封装件结构1456。封装件结构1456类似于上文参照图15所述的封装件结构1452，但在封装件结构1456中，重布线结构1700设置在第三外部连接器1403与内连结构850、通孔711及第一半导体装置801之间。在一些实施例中，重布线结构1700是在形成上文参照图7所述的穿孔掩模709及通孔711之前形成在第四保护层705之上。重布线结构1700可以与重布线结构1001(例如，包括多个绝缘层及多个导电层，如参照图10所述)的形成方式类似的方式形成，或以不同的方式形成。重布线结构1700也可包括比图17中所示多的重布线层。在一些实施例中，开口形成为穿过重布线结构1700，且第三外部连接器1403通过所述开口连接到内连结构850或通孔711。举例来说，图17示出通过重布线结构1700连接到内连结构850的第三外部连接器1403。重布线结构1700中的开口可通过例如雷射钻孔或光刻技术来形成。在一些实施例中，雷射钻孔可暴露出重布线层的在开口中的一部分，以使得在形成于开口内的第三外部连接器1403与重布线层之间形成电连接。

在一些实施例中，第三外部连接器1403连接到重布线结构1700内的导电特征(例如，重布线层)。举例来说，图17示出通孔711及连接到重布线结构1700内的导电特征的第三外部连接器1403。重布线结构1700的形成可与图14到图16B或图18A到图19C中所示的其他实施例或者与未示出的其他实施例组合。

图18A到图18B示出根据一实施例的内连结构854及包括内连结构854的封装件结构1458。封装件结构1458类似于上文参照图14所述的封装件结构1450。内连结构854类似于参照图14所述的内连结构850，但内连结构854被配置以被定向成使得IPD(例如，IPD 103)面向重布线结构1001。这样一来，第三外部连接器1403可连接到内连结构854的金属触点603。在一些实施例中，内连结构854包括设置在金属触点603之上的顶部保护层1805及设置在接合垫403之上的底部保护层1801。顶部保护层1805或底部保护层1801可类似于先前参照图5所述的DAF 501或类似于先前参照图6所述的第三保护层605。在一些实施例中，可省略底部保护层1801，这类似于参照图16A所述的内连结构852。在一些实施例中，可省略第四保护层705，这类似于上文参照图15所述的封装件结构1452。内连结构852的不同定向可与图14到图17或19A到图19C所示的其他实施例或者与未示出的其他实施例组合。

根据一些实施例，图19A示出内连结构856，图19B示出包括内连结构856及内连结构850的封装件结构1460，且图19C示出包括多个内连结构856的封装件结构1462。图19B中所示的封装件结构1460类似于上文参照图14所述的封装件结构1450，但封装件结构1460包括一种以上类型的内连结构。图19C中所示的封装件结构1462类似于图19B的封装件结构1460，但封装件结构1462内的所有内连结构皆是内连结构856。内连结构856类似于参照图6所述的内连结构650，但内连结构856不包括TSV 201及相关联特征(例如金属触点603等)。这样一来，顶部封装件的半导体装置可通过第三外部连接器1403连接到内连结构856的IPD103。在一些实施例中，可省略第四保护层705，这类似于上文参照图15所述的封装件结构1452。不具有TSV的内连结构或具有不同类型的内连结构的封装件结构可与图14到图18B中所示的其他实施例或者与未示出的其他实施例组合。

本文中所述的内连结构可实现诸多优势。举例来说，内连结构可包括将外部提供的电力传导到封装件内的其他半导体装置(例如，存储器装置)的TSV。通过包括连接到内连结构内的TSV的IPD(例如，电容器或其他装置)，IPD可使由TSV传导到半导体装置的电压或电流达到稳定或减小电压或电流的噪声。另外，本文中所述的内连结构可减小IPD与相关联半导体装置之间的等效串联电阻或等效串联电感。由于功率更稳定，因此例如在较低供应电压应用、较高带宽应用或其他应用中装置性能可得到提高或更可靠。在一些情形中，使IPD的位置较接近于相关联的半导体装置可改进由IPD实现的稳定。因此，将内连结构设置在模塑化合物(例如，包封体901)内或靠近通孔(例如，通孔711)可进一步提高装置性能。另外，如上述地将IPD包括在封装件内可减小封装件的大小。这样一来，可使封装件的配电网得到改进。

根据实施例，一种半导体装置包括：重布线结构；第一半导体装置，位于所述重布线结构上；顶部封装件，位于所述第一半导体装置之上，所述顶部封装件包括第二半导体装置；模塑化合物，介于所述重布线结构与所述顶部封装件之间；第一组穿孔，位于所述顶部封装件与所述重布线结构之间且将所述顶部封装件电连接到所述重布线结构；以及第一内连结构，设置在所述模塑化合物内且将所述顶部封装件电连接到所述重布线结构，所述第一内连结构包括衬底及形成在所述衬底中的无源装置，其中所述第一内连结构不包括有源装置。在实施例中，所述无源装置包括沟槽电容器。在实施例中，所述第一内连结构还包括：第一穿孔，延伸穿过所述衬底，所述第一穿孔电连接到所述第二半导体装置；以及第二穿孔，延伸穿过所述衬底，所述第二穿孔电连接到所述第二半导体装置，其中所述无源装置的第一电极电连接到所述第一穿孔，且所述无源装置的第二电极电连接到所述第二穿孔。在实施例中，所述第一内连结构还包括导电迹线，且所述导电迹线电连接所述无源装置与延伸穿过所述衬底的第三穿孔。在实施例中，所述装置还包括在所述第一内连结构、所述第一组穿孔及所述第一半导体装置之上延伸的聚合物层。在实施例中，所述第一内连结构还包括设置在所述无源装置、所述第一穿孔及所述第二穿孔之上的聚合物层。在实施例中，所述装置还包括位于所述顶部封装件与所述重布线结构之间的第二内连结构，所述第二内连结构通过所述模塑化合物与所述第一半导体装置、与所述第一内连结构且与所述第一组穿孔分隔开。在实施例中，所述第一组穿孔中的至少一个穿孔横向地设置在所述第一内连结构与所述第一半导体装置之间。

根据实施例，一种半导体装置包括：重布线结构；封装件，包括设置在封装件衬底上的第一半导体装置及第二半导体装置，所述封装件设置在所述重布线结构之上；第三半导体装置，设置在所述重布线结构与所述封装件衬底之间且电连接到所述重布线结构；通孔，在所述重布线结构与所述封装件衬底之间延伸，所述通孔将所述重布线结构电连接到所述封装件衬底；第一无源装置结构，设置在所述封装件衬底与所述重布线结构之间，所述第一无源装置结构包括：第一衬底；第一无源装置，设置在所述第一衬底上；第一穿孔，延伸穿过所述第一衬底且电连接到所述第一无源装置；及第二穿孔，延伸穿过所述第一衬底，其中所述第一穿孔及所述第二穿孔电连接到所述重布线结构且电连接到所述第一半导体装置。所述装置还包括：第二无源装置结构，设置在所述封装件衬底与所述重布线结构之间，所述第二无源装置结构包括：第二衬底；第二无源装置，设置在所述第二衬底上；第三穿孔，延伸穿过所述第二衬底且电连接到所述第二无源装置；及第四穿孔，延伸穿过所述第二衬底，其中所述第三穿孔及所述第四穿孔电连接到所述重布线结构且电连接到所述第二半导体装置；以及模塑化合物，环绕所述第一无源装置结构、所述第二无源装置结构、所述通孔及所述第三半导体装置中的每一者。在实施例中，所述第一穿孔及所述第二穿孔连接到所述第一无源装置的同一端子。在实施例中，所述第一穿孔被配置成将供应电压传输到所述第一半导体装置，且所述第二穿孔被配置成将电信号传输到所述第一半导体装置。在实施例中，所述第一无源装置结构的所述第一无源装置是电容器。在实施例中，所述装置还包括集成无源装置，所述集成无源装置与所述封装件衬底相对地耦合到所述重布线结构。在实施例中，所述装置还包括设置在所述通孔与所述封装件衬底之间的至少一个重布线层。

根据实施例，一种制造半导体装置的方法包括：在载体衬底上形成一组通孔；将第一管芯放置在所述载体衬底上，所述第一管芯与所述一组通孔间隔开；以及将第一内连结构放置在所述载体衬底上，所述第一内连结构与所述第一管芯及所述一组通孔间隔开。所述第一内连结构包括：衬底；第一导电元件及第二导电元件，从所述衬底的第一侧延伸到所述衬底的第二侧；金属化层，设置在所述第一导电元件及所述第二导电元件之上且电连接到所述第一导电元件及所述第二导电元件；以及集成无源装置，其中所述集成无源装置通过所述金属化层电连接到所述第一导电元件及所述第二导电元件。所述方法还包括：将所述一组通孔、所述第一管芯及所述第一内连结构包封在包封体中，其中所述包封体与所述一组通孔、所述第一管芯及所述第一内连结构实体接触；以及将顶部封装件放置在所述一组通孔、所述第一管芯之上且放置在所述第一内连结构的第一侧之上，其中所述顶部封装件包括第二管芯，且其中放置所述顶部封装件包括将第二管芯电连接到所述集成无源装置。在实施例中，所述方法还包括：在所述一组通孔、所述第一管芯之上且在所述第一内连结构的第二侧之上形成重布线结构，所述第一内连结构的所述第二侧与所述第一内连结构的所述第一侧相对。在实施例中，所述方法还包括：在所述一组通孔、所述第一管芯之上且在所述第一内连结构的所述第一侧之上形成介电层；在所述介电层中形成开口；以及在所述开口内形成导电材料，所述导电材料接触所述一组通孔及所述第一内连结构的所述金属化层。在实施例中，在所述介电层中形成所述开口包括使用激光钻孔工艺。在实施例中，所述方法还包括将第二内连结构放置在所述载体衬底上。在实施例中，所述集成无源装置是沟槽电容器。

以上内容概述数个实施例的特征以使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可容易地使用本发明作为设计或修改其他工艺及结构以达成本文中所引入的实施例的相同的目的及/或实现相同的优势的基础。所属领域的技术人员也应意识到，这些等效构造并不背离本发明的精神及范畴，且其可在不背离本发明的精神及范畴的情况下在本文中做出各种改变、替换及更改。