阅读说明：本技术 保护电路及测试结构 (Protection circuit and test structure ) 是由 于奎龙 韩坤 于 2019-08-28 设计创作，主要内容包括：本申请公开了一种保护电路及测试结构。该保护电路包括：晶体管；以及电阻,电阻的第一端连接至晶体管的第二通路端,第二端连接至晶体管的控制端,晶体管的第一通路端和电阻的第二端中的一个用于接收检测电流,晶体管的第一通路端和电阻的第二端中的另一个连接至参考地,其中,当检测电流小于预设电流时,晶体管导通以使检测电流到参考地的电流路径被导通,当检测电流大于/等于预设电流时,晶体管关断以断开电流路径。该保护电路中在检测电流大于/等于预设电流时,关断晶体管,并将检测电流限制在预设电流,实现了大电流的限位保护,避免大电流对测试结构造成的不利影响,提高了测试结构的可靠性。(The application discloses protection circuit and test structure. The protection circuit includes: a transistor; and a resistor, a first end of the resistor is connected to the second path end of the transistor, a second end of the resistor is connected to the control end of the transistor, one of the first path end of the transistor and the second end of the resistor is used for receiving a detection current, and the other of the first path end of the transistor and the second end of the resistor is connected to a reference ground, wherein when the detection current is less than a preset current, the transistor is turned on to enable a current path from the detection current to the reference ground to be turned on, and when the detection current is greater than or equal to the preset current, the transistor is turned off to disconnect the current path. When the detection current is larger than or equal to the preset current, the transistor is turned off, the detection current is limited to the preset current, the high-current limiting protection is realized, the adverse effect of the high current on the test structure is avoided, and the reliability of the test structure is improved.)

保护电路及测试结构

技术领域

本发明涉及集成电路技术领域，更具体地，涉及一种保护电路及测试结构。

背景技术

击穿电压是集成电路制造技术中的重要电性参数，例如栅介质层击穿电压(Gateoxide BV)、晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)击穿电压(MOS BVds)。以栅介质层为例，评估栅极抗压能力是器件寿命的重要指标，作为场效应晶体管的核心，栅介质层的可靠性是制约器件的可靠性和决定器件是否可以量产的重要因素之一。

击穿电压的测试通常采用半导体参数测试仪(SMU)在半导体测试结构上进行电压Ramp测试，当击穿发生时，会有大电流通过测试结构，测试仪通过监控电流来判断击穿发生时的击穿电压，并将电流限制在一定范围，测试结构例如为栅介质电容(Gate Oxidecapacitor)测试结构或场效应晶体管测试结构。然而，测试结构中的击穿发生非常快，在很多情况下超出了测试仪的反应速度，测试仪不能把电流限制在一定范围，导致测试结构发生热击穿并被烧坏。

期望进一步改进测试结构，以提高测试结构的可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种保护电路及测试结构，其中，在检测电流大于/等于预设电流时，关断晶体管，并将检测电流限制在预设电流，从而实现了大电流的限位保护，避免大电流对测试结构造成的不利影响，提高了测试结构的可靠性。

根据本发明的一方面，提供一种保护电路，包括：晶体管；以及电阻，所述电阻的第一端连接至所述晶体管的第二通路端，第二端连接至所述晶体管的控制端，所述晶体管的第一通路端和所述电阻的第二端中的一个用于接收检测电流，所述晶体管的第一通路端和所述电阻的第二端中的另一个连接至参考地，其中，当所述检测电流小于预设电流时，所述晶体管导通以使所述检测电流到所述参考地的电流路径被导通，当所述检测电流大于/等于所述预设电流时，所述晶体管关断以断开所述电流路径。

优选地，所述检测电流为正压电流，所述晶体管的第一通路端接收所述检测电流，所述电阻的第二端连接至参考地。

优选地，所述检测电流为负压电流，所述电阻的第二端接收所述检测电流，所述晶体管的第一通路端连接至参考地。

优选地，所述晶体管为耗尽型NMOS晶体管。

优选地，所述电阻为可调电阻，根据所述预设电流的大小调节所述电阻的阻值。

优选地，所述晶体管还具有体区电极，用于接收体区电压，所述体区电压用于根据所述预设电流的大小调节所述晶体管的阈值电压。

优选地，还包括：电源，连接至所述体区电极，用于提供所述体区电压。

根据本发明的另一方面，提供一种测试结构，包括：待测器件；以及如上所述的保护电路，连接至所述待测器件，并接收所述待测器件提供的所述检测电流。

优选地，所述待测器件为待测电容，所述待测电容的第一端连接至测试仪，第二端经由所述保护电路连接至参考地单元，其中，所述保护电路的预设电流为所述待测电容击穿时的电流。

优选地，所述待测器件为待测晶体管，所述待测晶体管的第一通路端连接至测试仪，第二通路端和控制端和共同经由所述保护电路连接至参考地单元，其中，所述保护电路的预设电流为所述待测晶体管击穿时的电流。

本发明提供的保护电路及测试结构，保护电路的电阻分压大小与接收的检测电流大小有关，在检测电流变大时，电阻的分压变大，以控制晶体管的导通与关断，从而可以在检测电流大于/等于预设电流时，电阻分压大于/等于晶体管的阈值电压，晶体管关断并将检测电流限制在预设电流，使其不再继续变大，实现了大电流的限位保护，避免大电流对测试结构造成的不利影响，提高了测试结构的可靠性。

进一步地，该保护电路的结构简单，反应速度快，对原有电路的干扰小；进一步地，在集成电路制造工艺中，可以采用电路中现有的晶体管和电阻实现该保护电路，不需要采用额外的制造保护电路的工艺，节约成本。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1和图2分别示出了传统的测试结构的示意图；

图3示出了传统的测试结构的伏安特性曲线；

图4和图5分别示出了传统的测试结构的热击穿伏安特性曲线；

图6a和6b示出了根据本发明实施例的保护电路的示意图；

图7a示出了根据本发明第一实施例的测试结构的示意图；

图7b示出了根据本发明第一实施例的测试结构的伏安特性曲线；

图8a示出了根据本发明第二实施例的测试结构的示意图；

图8b示出了根据本发明第二实施例的测试结构的伏安特性曲线。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在半导体器件的制造过程中，采用半导体参数测试仪SMU在半导体测试结构上进行电压Ramp测试，以获得器件的击穿电压。如图1和图2所示，传统的测试结构101包括栅介质电容测试结构C0，测试结构102包括场效应晶体管测试结构Q0，半导体参数测试仪SMU连接至测试结构101/102的一端，测试结构101/102的另一端连接至参考地单元GNDU。如图3所示，当击穿发生时，会有大电流通过测试结构101/102，测试仪SMU通过监控检测电流来判断击穿发生时的击穿电压，并将检测电流限制在预设电流Icomp。然而，测试结构101/102中的击穿发生非常快，在很多情况下超出了测试仪SMU的反应速度，测试仪SMU不能把检测电流限制在预设电流Icomp，导致测试结构101/102过热烧坏。如图4和图5所示，测试结构101和测试结构102发生了热击穿，并造成诸多不利影响。例如，大电流的热效应会对测试结构及其互联金属造成损坏，不利于后续失效分析获得有效信息；检测电流的骤变会影响偏压稳定，在并行测试中，对并行进行的多个测试造成干扰；检测电流骤变在会对使用公共焊盘(common pad)的多个测试结构之间造成干扰。

本申请的发明人注意到上述影响测试结构的可靠性的问题，因而提出进一步改进的保护电路及测试结构。

本发明可以各种形式呈现，以下将描述其中一些示例。

图6a和6b示出了根据本发明实施例的保护电路的示意图。

如图6a和6b所示，保护电路包括晶体管Q1和电阻R1，用于接收检测电流，并在检测电流大于/等于预设电流时切断电路，以实现大电流限位保护。电阻R1的第一端连接至晶体管Q1的第二通路端，电阻R1的第二端连接至晶体管Q1的控制端，晶体管Q1的第一通路端和电阻R1的第二端中的一个用于接收检测电流，晶体管Q1的第一通路端和电阻R1的第二端中的另一个连接至参考地。根据检测电流为正压电流或负压电流，晶体管Q1和电阻R1采用不同的连接方式。

当检测电流为正压电流时，晶体管Q1和电阻R1采用如图6a所示的连接方式。晶体管Q1的第一通路端接收检测电流，第二通路端连接至电阻R1的第一端，控制端连接至电阻R1的第二端，电阻R1的第二端连接至参考地。优选地，在晶体管Q1的体区施加体区电压Vb，以调节晶体管Q1的阈值电压。

当检测电流为负压电流时，晶体管Q1和电阻R1采用如图6b所示的连接方式。电阻R1的第一端连接至晶体管Q1的第二通路端，电阻R1的第二端连接至晶体管Q1的控制端，电阻R1的第二端用于接收检测电流，晶体管Q1的第一通路端连接至参考地。优选地，在晶体管Q1的体区施加体区电压Vb，以调节晶体管Q1的阈值电压。

优选地，晶体管Q1为耗尽型NMOS晶体管，晶体管Q1的第一通路端为漏极，第二通路端为源极，控制端为栅极。

在该实施例中，预设电流Icomp为该保护电路允许通过的最大电流，例如，当该保护电路被应用于电容或晶体管的测试结构时，预设电流Icomp为测试结构发生击穿时对应的电流。

在该实施例中，预设电流Icomp与电阻R1阻值的乘积与晶体管Q1的阈值电压具有一定的关系，而晶体管Q1的阈值电压可以根据体区电压Vb的大小来控制，因此，通过调节体区电压Vb和电阻R1的大小，可以调节保护电路的预设电流Icomp，其具体参数需要满足的条件请参见下文。电阻R1优选为可调电阻，并根据保护电路的预设电流Icomp调节电阻R1的大小。

在该实施例中，当晶体管Q1接收的检测电流小于预设电流Icomp时，电阻R1的分压小于晶体管Q1的阈值电压的绝对值，晶体管Q1导通，检测电流正常流经晶体管Q1和电阻R1；当晶体管Q1接收的检测电流大于/等于预设电流Icomp时，电阻R1的分压大于/等于晶体管Q1的阈值电压的绝对值，晶体管Q1关断，从而检测电流被限制在预设电流Icomp。

以检测电流为正压电流为例，保护电路接收正压电流，当电阻R1的分压小于晶体管Q1的阈值电压的绝对值时，保护电路导通并提供正压电流到参考地的电流路径；当电阻R1的分压大于/等于晶体管Q1的阈值电压的绝对值时，保护电路关断并断开正压电流到参考地的电流路径，使得检测电流被限制在使得电阻R1的分压大于晶体管Q1的阈值电压的绝对值的电流。

已知该保护电路接收的检测电流的正常大小为Ibd，当该电路接收的检测电流大于/等于预设电流Icomp时，保护电路关断并断开检测电流到参考地的电流路径，使得检测电流大小不超过预设电流Icomp，该保护电路的参数设计要求如下：Ibd*R1＜Vcritical1，其中，Vcritical1为电阻R1分压的最大值，电阻R1分压不能过大，以避免损坏电阻R1和晶体管Q1，Vcritical1例如为0.1V；Ibd*R1＜＜|Vt|，其中，晶体管Q1的阈值电压为Vt，在正常情况下，电阻R1分压小于阈值电压Vt，以保证晶体管在检测电流达到预设电流Icomp之前是导通的；在晶体管Q1的漏极电流Id等于Ibd时，要求Vds＜Vcritical2，以保证晶体管分压不能过大，Vcritical2例如为0.1V，其中，可以通过调整晶体管Q1的宽度(width)来调节漏源电压Vds；Icomp*R1≥|Vt|，以保证检测电流增大到Icomp时，晶体管Q1关断，并将检测电流大小限制在Icomp。

例如，如果Ibd＝0.1mA，Vt＝-1V，Vcritical1＝Vcritical2＝0.1V，Icomp＝20mA，则选取电阻值为100ohm的电阻R1，其中，Ibd*R1＝0.1mA*100ohm＝10mV，满足Ibd*R1＜Vcritical1；Ibd*R1＝0.1mA*100ohm＝10mV，满足Ibd*R1＜＜|Vt|；由晶体管Q1在一定宽度下的伏安特性可知，Id＝0.1mA时，漏源电压Vds大约为70mV，满足Vds＜Vcritical2；Icomp*R1＝20mA*100ohm＝2V，满足Icomp*R1≥|Vt|。在该实施例中，当保护电路接收的检测电流小于20mA时，保护电路正常导通，当保护电路接收的检测电流大于/等于20mA时，保护电路关断并将检测电流大小限制在20mA。

图7a和7b分别示出了根据本发明第一实施例的测试结构的示意图和伏安特性曲线。

如图7a所示，测试结构110包括待测器件和保护电路111，待测器件为待测电容C1。

待测电容C1的第一端连接至第一测试仪SMU1，第二端经由保护电路连接至参考地，待测电容C1例如为栅介质电容。

保护电路111包括晶体管Q1和电阻R1，用于接收检测电流，提供待测电容C1到参考地的电流路径，并在检测电流过大时切断电路，以实现大电流限位保护。晶体管Q1的第一通路端连接至待测电容C1的第二端，第二通路端连接至电阻R1的第一端，电阻R1的第二端连接至晶体管Q1的控制端，电阻R1的第二端还连接至参考地单元GNDU。通过调节晶体管Q1和电阻R1的参数，可以调节保护电路111的预设电流Icomp。

优选地，晶体管Q1的体区电极连接至电源，电源例如为第二测试仪SMU2，第二测试仪SMU2可以通过调节施加至晶体管Q1体区的电压来调节晶体管Q1的阈值电压。

如图7b所示，在该实施例中，第一测试仪SMU1向待测电容C1提供测试电压，当测试电压小于待测电容C1的击穿电压时，晶体管Q1接收的检测电流值较小，电阻R1的分压小于晶体管Q1的阈值电压的绝对值，晶体管Q1导通，提供待测电容C1与参考地之间的电流路径；当测试电压大于/等于待测电容C1的击穿电压时，晶体管Q1接收的检测电流值达到保护电路的预设电流Icomp，电阻R1的分压大于/等于晶体管Q1的阈值电压的绝对值，晶体管Q1关断，断开待测电容C1与参考地之间的电流路径，使得检测电流被限制在预设电流Icomp。

应当理解的是，本实施例仅示出当待测电容的检测电流为正压电流时的情形，当待测电容的检测电流为负压电流时，采用图6b所示的保护电路与待测电容串联，即可实现对待测电容的电流保护。

图8a和8b分别示出了根据本发明第二实施例的测试结构的示意图和伏安特性曲线。

如图8a所示，测试结构120包括待测器件和保护电路121，待测器件为待测晶体管Q2。

待测晶体管Q2的第一通路端连接至第一测试仪SMU1，第二通路端和控制端共同经由保护电路连接至参考地，待测晶体管Q2的体区电极可以连接至参考地，也可以连接至测试电源，以进行相应的测试。

保护电路121包括晶体管Q1和电阻R1，用于接收检测电流，提供待测晶体管Q2到参考地的电流路径，并在检测电流过大时切断电路，以实现大电流限位保护。晶体管Q1的第一通路端连接至待测晶体管Q2的第二通路端，晶体管Q1的第二通路端连接至电阻R1的第一端，电阻R1的第二端连接至晶体管Q1的控制端，电阻R1的第二端还连接至参考地单元GNDU。通过调节晶体管Q1和电阻R1的参数，可以调节保护电路121的预设电流Icomp。

优选地，晶体管Q1的体区电极连接至电源，电源例如为第二测试仪SMU2，第二测试仪SMU2可以通过调节施加至晶体管Q1体区的电压来调节晶体管Q1的阈值电压。

如图8b所示，在该实施例中，第一测试仪SMU1向待测晶体管Q2提供测试电压，当测试电压小于待测晶体管Q2的击穿电压时，晶体管Q1接收的检测电流值较小，电阻R1的分压小于晶体管Q1的阈值电压的绝对值，晶体管Q1导通，提供待测晶体管Q2与参考地之间的电流路径；当测试电压大于/等于待测晶体管Q2的击穿电压时，晶体管Q1接收的检测电流值达到保护电路的预设电流Icomp，电阻R1的分压大于/等于晶体管Q1的阈值电压的绝对值，晶体管Q1关断，断开待测晶体管Q2与参考地之间的电流路径，使得检测电流被限制在预设电流Icomp。

应当理解的是，本实施例仅示出当待测晶体管的检测电流为正压电流时的情形，当待测晶体管的检测电流为负压电流时，采用图6b所示的保护电路与待测晶体管串联，即可实现对待测晶体管的电流保护。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。