阅读说明：本技术 一种电子******与电子***有线调频通讯方法及电路 (Wired frequency modulation communication method and circuit for electronic detonator initiator and electronic detonator ) 是由 银庆宇 华小玉 韩延江 孙筑 曾习文 叶如杰 于 2019-09-10 设计创作，主要内容包括：本发明属于电子雷管技术领域,尤其涉及一种电子雷管起爆器与电子雷管有线调频通讯方法及电路,包括电子雷管起爆器中的数字逻辑处理电路初始化；数字逻辑处理电路对信号进行调制；数字逻辑电路输出调制信号到驱动电路,驱动电路对调制信号进行放大；电子雷管内置芯片对调制信号进行解调,并根据方法设计了电路,数字逻辑处理电路将需传输的调制信号调制到频率为f0和2×f0的两个频率较高的载频上,已调制的信号通过数字逻辑处理芯片IC1的I/O管脚输出；驱动电路对数字逻辑电路输出的已调信号进行放大,增大其传输距离和负载能力。电子雷管通过内置芯片对已调信号进行解调,实现起爆控制器与电子雷管之间的通讯。(The invention belongs to the technical field of electronic detonators, and particularly relates to a wired frequency modulation communication method and circuit of an electronic detonator initiator and an electronic detonator, which comprises the steps of initializing a digital logic processing circuit in the electronic detonator initiator; the digital logic processing circuit modulates the signal; the digital logic circuit outputs a modulation signal to the driving circuit, and the driving circuit amplifies the modulation signal; the electronic detonator built-in chip demodulates the modulation signal, and designs a circuit according to the method, the digital logic processing circuit modulates the modulation signal to be transmitted to two carrier frequencies with higher frequencies of f0 and 2 xf 0, and the modulated signal is output through an I/O pin of the digital logic processing chip IC 1; the drive circuit amplifies the modulated signal output by the digital logic circuit to increase the transmission distance and the load capacity of the digital logic circuit. The electronic detonator demodulates the modulated signal through the built-in chip to realize the communication between the detonation controller and the electronic detonator.)

一种电子******与电子***有线调频通讯方法及电路

技术领域

本发明属于电子***技术领域，尤其涉及一种电子******与电子***有线调频通讯方法及电路。

背景技术

电子***技术的不断发展与完善，其技术优越性在全球***界得到了越来越广泛的认识，特别是新型电子***生产成本的不断下降，其生产应用已从早期的稀有、贵重矿物开采领域扩大到普通矿山和采石场。现有的电子***通常包括***管塞、电子控制模块以及***管壳，***脚线穿过***管塞与电子控制模块电连接。

电子***在***现场使用时，先将电子***并联组网，再连接到***上，通过***与组网的***进行通讯、发送***指令。在现有的电子******中由于通讯信号频率低，导致在***扫描电子***耗时长，极易降低工作效率。此外，现有的电子******工作电压低，而***现场地形复杂、干扰强，经常需要使用较长的起爆母线，而现有的电子******传输距离和抗干扰能力均不能满足现场使用要求。

发明内容

本发明的目的是：一种电子******与电子***有线调频通讯方法及电路，可以提高电子******与电子***的通讯效率，且抗干扰能力强、传输距离远。

具体通过以下技术方案实现的，电子******与电子***有线调频通讯方法，包括以下步骤：

1)电子******中的数字逻辑处理电路初始化；

2)数字逻辑处理电路对表示命令或数据的信号进行调制；

3)数字逻辑电路输出调制信号到驱动电路，驱动电路对调制信号进行放大；并由数字逻辑电路控制驱动电路工作于正向模式或反向模式，其中正向模式输出正极性的信号，反向模式输出负极性的信号；

4)电子***内置芯片对调制信号进行解调。

进一步地，步骤2)所述的数字逻辑处理电路将信号调制到频率为f1和频率f2的两个载波脉冲上，其中含三个上升沿且频率为f1的载波脉冲表示逻辑信号“0”，含五个上升沿且频率为f2的载波脉冲表示逻辑信号“1”；其中f1＝3f0；f2＝5f0，f0为2000-3000Hz。

进一步地，所述的数字逻辑处理芯片输出低电平，保持一段时间t1，再输出高电平，再保持一段时间t1，如此循环三次，表示输出调制信号“0”；如果数字逻辑处理芯片输出低电平，保持一段时间t2，再输出高电平，延时一段时间t2，如此循环五次，表示输出调制信号“1”，其中t1＝3/5t2；t1＝1/f1；t2＝＝1/f2。

本发明中持续输出2倍t0的高电平表示起始位信号，持续输出1.5倍t0的高电平表示结束位信号；其中连续输出1个起始位信号、8个逻辑信号“1”和“0”的排列组合信号及1个停止位信号表示输出一个完整的数据帧，数据帧之间的间隔为1-10mS，每一帧数据可表示为命令也可表示为数据，所述t0＝1/f0。

进一步地，所述的高电平为3.3-5V，低电平为0V。

进一步地，步骤3)的具体方案包括以下步骤：数字逻辑电路的数字逻辑处理芯片输出高电平控制信号和低电平控制信号，控制驱动电路中驱动芯片工作于正向或反向模式，如果工作在正向模式，驱动芯片的输出口输出的是正极性的调频载波信号，如果工作在反向模式，驱动芯片的输出口输出的是正极性的调频载波信号；所有工作模式下，驱动芯片均受控于数字逻辑处理芯片，即数字逻辑处理芯片输出高电平，驱动芯片输出高电平，反之则驱动芯片输出低电平，并把信号幅度放到驱动电源电压，驱动电源电压为9-40V。

进一步地，步骤4)所述的电子***通过其内置的芯片判断总线，当存在2倍t0的持续高电平时，则主机开始发送指令；接下来读取驱动电路输出的已放大的调制信号矩形脉冲上升沿次数，当在2×t0的时间内上升沿次数为三次，则电子***接收到逻辑信号“0”；当在2×t0的时间内上升沿次数为五次，则电子***接收到逻辑信号“1”，当存在1.5倍t0的持续高电平时，则主机停止发送指令，所述t0＝1/f0。

进一步地，电子******与电子***有线调频通讯的电路，包括数字逻辑处理电路及驱动电路，其中，所述的数字逻辑处理电路与驱动电路连接，并且数字逻辑处理电路控制驱动电路工作；

所述数字逻辑处理电路包括一个数字逻辑芯片，数字逻辑芯片分别连接的数字逻辑处理电路电源与接地端，数字逻辑处理电路实现频率调制，并输出驱动电路工作模式控制信号；

所述的驱动电路包括了一个驱动芯片、驱动电路电源、复位电阻、第一保护电阻、第二保护电阻、第一限流电阻、第二限流电阻、第三限流电阻、上拉电阻、第一保护电阻、第二保护电阻、复位电容、电荷泵输出电容、电荷泵切换电容、退耦电容、第一过压保护管、第二过压保护管及第三过压保护管，其中：

驱动芯片通过第一限流电阻、第二限流电阻、第三限流电阻连接至数字逻辑处理芯片与接地端，驱动芯片通过第一保护电阻连接至第一过压保护管的阴极，驱动芯片通过第二保护电阻连接至第一过压保护管的阳极，第一过压保护管的阴极和阳极分别连接至电子***两根脚线；电荷泵输出电容跨接于驱动芯片的两个管脚之间；电荷泵切换电容跨接于驱动芯片的；另外两个管脚之间；第一保护电阻和第二保护电阻并联后、其一端连接至驱动芯片，另一端连接至驱动电路电源；退耦电容一端连接至驱动芯片，另一端连接至接地端；第二过压保护管的阴极连接至第一过压保护管的阳极，第二过压保护管的阳极连接至接地端；第三过压保护管的阴极连接至第一过压保护管的阴极，第三过压保护管的阳极连接至接地端。

进一步地，本发明还包括晶振电路，所述的晶振电路包括一个晶振，晶振分别连接接地端及数字逻辑处理芯片的时钟输入管脚。所述的晶振电路为数字逻辑处理电路提供时钟源。

进一步地，本发明还包括上电复位电路，其中，所述的上电复位电路包括复位电阻和复位电容，复位电阻和复位电容串联，复位电阻另一端连接至电源，复位电容另一端连接至接地端，数字逻辑处理芯片IC1的复位管脚连接到复位电阻和复位电容之间。所述的上电复位电路使数字逻辑处理电路上电后保持一段时间复位状态，避免其发出错误指令、执行错误操作。

有益效果：本发明根据现有电子******与电子***通讯效率低，且抗干扰强度差、传输距离近，无法满足***现场需求。通过研究得出电子******与电子***通讯方法，该方法简单，易操作。并根据该方法设计出电路，该电路包括晶振电路、上电复位电路、数字逻辑处理电路、驱动电路，组成简单，并采用普通的驱动芯片，降低了***的成本。数字逻辑处理芯片IC1对传输信号进行调制，调频信号由数字逻辑处理芯片IC1输出到驱动电路，驱动电路对调频信号进行放大，增大调频信号功率，从而提高了***与电子***通训效率，经过现场***实验得出，扫描500发***仅用1min即可完成。此外，还实现远距离传输，增加抗干扰强度。

附图说明

附图1电子******与电子***有线调频通讯电路原理图；

附图2信号调制原理图；

附图3信号放大原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明中的技术方案进行详细的描述。

电子******与电子***有线调频通讯方法，包括以下步骤：

1)电子******中的数字逻辑处理电路初始化；

2)数字逻辑处理电路对信号进行调制；

3)数字逻辑电路输出调制信号到驱动电路，驱动电路对调制信号进行放大；并由数字逻辑电路控制驱动电路工作于正向模式或反向模式，其中正向模式输出正极性的信号，反向模式输出负极性的信号；

4)电子***内置芯片对表示命令或数据的调制信号进行解调。

步骤2)所述的数字逻辑处理电路将信号调制到频率为f1和频率f2的两个载波脉冲上，其中含三个上升沿且频率为f1的载波脉冲表示逻辑信号““0”，含五个上升沿且频率为f2的载波脉冲表示逻辑信号““1”；其中f1＝3f0；f2＝5f0，f0为2000-3000Hz。

本发明中持续输出2倍t0的高电平表示起始位信号，持续输出1.5倍t0的高电平表示结束位信号；其中连续输出1个起始位信号、8个逻辑信号“1”和“0”的排列组合信号及1个停止位信号表示输出一个完整的数据帧，数据帧之间的间隔为1-10mS，每一帧数据可表示为命令也可表示为数据，所述t0＝1/f0。

所述的数字逻辑处理芯片IC1输出低电平，保持一段时间t1，再输出高电平，再保持一段时间t1，如此循环三次，表示输出调制信号“0”；如果数字逻辑处理芯片IC1输出低电平，保持一段时间t2，再输出高电平，延时一段时间t2，如此循环五次，表示输出调制信号“1”，其中t1＝3/5t2；t1＝1/f1；t2＝＝1/f2。

通过图示可以看出电平的输出是属于持续输出，同时高电平与低电平没有明确的界线区分，只需明确有高低区分就好了。所述的高电平为3.3-5V，低电平为0V。

本实施例中，10个位信号组成一个字节，包含一个起始位，8个数据位和1个停止位。其中起始位为2倍t0的高电平，停止位为1.5倍t0的高电平。8个数据位可以是功能码也可以是数据。字节之间的间隔为1-10mS。

步骤3)的具体方案包括以下步骤：数字逻辑电路的数字逻辑处理芯片IC1输出高电平控制信号和低电平控制信号，控制驱动电路中驱动芯片IC2工作于正向或反向模式，如果工作在正向模式，驱动芯片IC2的输出口输出的是正极性的调频载波信号，如果工作在反向模式，驱动芯片IC2的输出口输出的是正极性的调频载波信号；所有工作模式下，驱动芯片IC2均受控于数字逻辑处理芯片IC1，即数字逻辑处理芯片IC1输出高电平，驱动芯片IC2输出高电平，反之则驱动芯片IC2输出低电平，并把信号幅度放到电源电压，电源电压为9-40V。

步骤4)所述的电子***通过其内置的芯片判断总线，当存在2倍t0的持续高电平时，则主机开始发送指令；接下来读取驱动电路输出的已放大的调制信号矩形脉冲上升沿次数，当在2×t0的时间内上升沿次数为三次，则电子***接收到逻辑信号“0”；当在2×t0的时间内上升沿次数为五次，则电子***接收到逻辑信号“1”，当存在1.5倍t0的持续高电平时，则主机停止发送指令，所述t0＝1/f0。

本实施例中，持续接收到一个2倍t0的高电平为起始位信号,连续接收8个数据位信号，直到持续接收到一个1.5倍t0的高电平表示接收完一个字节数据，然后延时1-10mS的时间接收下一个字节数据，直到无数据为止。

电子******与电子***有线调频通讯的电路，包括数字逻辑处理电路及驱动电路，其中，所述的数字逻辑处理电路与驱动电路连接，并且数字逻辑处理电路控制驱动电路工作；

所述数字逻辑处理电路包括一个数字逻辑芯片IC1，本实施例中，数字逻辑芯片IC1的管脚1、管脚5、管脚17连接至数字逻辑处理电路电源VCC，数字逻辑芯片IC1的管脚16、管脚32、管脚31连接至接地端GND。

所述的驱动电路包括了一个驱动芯片IC2、复位电阻R1、第一保护电阻R2、第二保护电阻R3、第一限流电阻R4、第二限流电阻R5、第三限流电阻R6、上拉电阻R7、第一保护电阻R8、第二保护电阻R9、复位电容C1、电荷泵输出电容C2、电荷泵切换电容C3、退耦电容C4、第一过压保护管Z1、第二过压保护管Z2及第三过压保护管Z3，其中：

本实施例中，驱动芯片IC2的管脚1、管脚3、管脚4分别通过电阻R4、R5、R6连接至数字逻辑处理芯片IC1的管脚29、管脚25、管脚26，驱动芯片IC2的管脚5、管脚2、管脚12及管脚7连接至接地端GND，驱动芯片IC2的管脚6通过第一保护电阻R8连接至第一过压保护管Z1的阴极，驱动芯片IC2的管脚9通过第二保护电阻R9连接至第一过压保护管Z1的阳极；第一过压保护管Z1的阴极和阳极分别连接至电子***两根脚线；电荷泵输出电容C2跨接于驱动芯片IC2的管脚8和管脚13之间；电荷泵切换电容C3跨接于驱动芯片IC2的管脚10和管脚11之间；第一保护电阻R2和第二保护电阻R3并联后一端连接至驱动芯片IC2的管脚8、另一端连接至驱动电路电源VDD；退耦电容C4一端连接至驱动芯片IC2的管脚8，另一端连接至接地端GND；第二过压保护管Z2的阴极连接至第一过压保护管Z1的阳极，第二过压保护管Z2的阳极连接至接地端GND；第三过压保护管Z3的阴极连接至第一过压保护管Z1的阴极，第三过压保护管Z3的阳极连接至接地端GND。

本实施例还包括晶振电路，所述的晶振电路包括一个晶振X1，晶振X1分别连接接地端GND及数字逻辑处理芯片IC1的时钟输入管脚3，逻辑处理芯片IC1的时钟输入管脚3与逻辑处理芯片IC1的时钟输入管脚2连接。所述的晶振电路为数字逻辑处理电路提供时钟源。

本实施例还包括上电复位电路，其中，所述的上电复位电路包括复位电阻R1和复位电容C1，复位电阻R1和复位电容C1串联，复位电阻R1另一端连接至电源VCC，复位电容C1另一端连接至接地端GND，数字逻辑处理芯片IC1的复位管脚4连接到复位电阻R1和复位电容C1之间。所述的上电复位电路使数字逻辑处理电路上电后保持一段时间复位状态，避免其发出错误指令、执行错误操作。

采用以上电路进行电子******与电子***进行通讯，包括如下步骤：

第一步：数字逻辑处理电路102上电，复位电路101使数字逻辑处理电路保持一段时间复位状态，避免其发出错误指令，执行错误操作；

第二步：数字逻辑处理电路102正常复位后开始初始化，置输出的I/O端口为相应的高低状态；

第三步：数字逻辑处理芯片IC1对调制信号进行调制，同时数字逻辑处理芯片IC1管脚29输出已调信号；

第四步：数字逻辑处理芯片IC1输出已调信号到驱动电路103，同时输出驱动电路103工作模式控制信号。驱动电路对103已调信号进行放大，增大已调信号功率，以使其具有更远的传输距离和更大的负载能力；

第五步：电子***RLG通过内置的芯片对已调信号进行解调，实现***与电子***之间有线调频通讯。

如附图2所示，所述的电子******与电子***有线调频通讯方法，步骤2)所述的数字逻辑处理电路对信号进行调制，包括数字逻辑处理电路将调制信号调制到频率为f0和频率为2×f0的两个载频上，其中含三个上升沿且频率为f0的矩形脉冲表示逻辑信号“0”，含五个上升沿且频率为2×f0的矩形脉冲表示逻辑信号“1”。

进一步，所述的电子******与电子***有线调频通讯方法，数字逻辑处理电路中的数字逻辑处理芯片IC1的管脚29输出低电平，延时一段时间t1，再输出高电平，延时一段时间t1，如此循环三次，表示输出逻辑信号“0”；随后数字逻辑处理芯片IC1的管脚29输出低电平，延时一段时间t0/2，再输出高电平，延时一段时间t0/2，如此循环五次，表示输出逻辑信号“1”，其中t1＝3/5t2；t1＝1/f1；t2＝＝1/f2；其中持续输出2倍t0的高电平表示起始位信号，持续输出1.5倍t0的高电平表示结束位信号；其中连续输出1个起始位信号、8个逻辑信号“1”和“0”的排列组合信号及1个停止位信号表示输出一个完整的数据帧，数据帧之间的间隔为1-10mS，每一帧数据可表示为命令也可表示为数据。

如附图3所示，所述的电子******与电子***有线调频通讯方法，步骤3)所述的驱动电路对调制信号进行放大，包括以下步骤：数字逻辑电路的数字逻辑处理芯片IC1的管脚26和管脚25，分别输出高电平控制信号和低电平控制信号，控制驱动电路中驱动芯片IC2工作于正向和反向输出状态，在该工作模式下，驱动芯片IC2的输出随数字逻辑处理芯片IC1的管脚29输出而变化，即是管脚29输出低电平时，驱动芯片IC2的OUTA输出低电平，OUTB输出高电平VDD，此时驱动芯片IC2输出电压为OUTA-OUTB，即是-VDD；当数字逻辑处理芯片IC1的管脚29输出高电平VCC时，驱动芯片IC2的OUTA输出高电平VDD，OUTB输出低电平，此时驱动芯片IC2输出电压为OUTA-OUTB，即是VDD，所以驱动芯片IC2的输出电压波形与数字逻辑处理芯片IC1的已调信号输出波形一致，而调频信号振幅被放大到VDD。

进一步，所述的电子******与电子***有线调频通讯方法，步骤4)所述的电子***内置芯片对调制信号进行解调，包括以下步骤：电子***通过其内置的芯片判断总线，当存在2倍t0的持续高电平时，则主机开始发送指令；接下来读取驱动电路输出的已放大的调制信号矩形脉冲上升沿次数，当在2×t0的时间内上升沿次数为三次，则电子***接收到逻辑信号“0”；当在2×t0的时间内上升沿次数为五次，则电子***接收到逻辑信号“1”，当存在1.5倍t0的持续高电平时，则主机停止发送指令。

本发明所述并不限于具体实施方式中所述的实施例，本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围。显然本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术范围内，则本发明也意图包含这些改动和变型在内。