阅读说明：本技术 奇偶校验矩阵生成器、其操作方法和错误校正电路 (Parity check matrix generator, operating method thereof and error correction circuit ) 是由 金大成 蔡喆洙 于 2018-12-06 设计创作，主要内容包括：本发明涉及一种奇偶校验矩阵生成器,用于生成准循环低密度奇偶校验(QC-LDPC)码的奇偶校验矩阵,该奇偶校验矩阵包括非二进制循环置换矩阵,该奇偶校验矩阵生成器可包括：第一存储器,被配置成存储作为关于奇偶校验矩阵内的非二进制循环置换矩阵的位置信息的第一权重；第二存储器,被配置成存储作为非二进制循环置换矩阵的矩阵元素的循环强度的第二权重；第三存储器,被配置成存储用于确定非二进制循环置换矩阵的矩阵元素之中的非二进制矩阵元素的大小的第三权重；以及矩阵生成器,被配置成通过将非二进制值应用于二进制循环置换矩阵的矩阵元素之中的矩阵元素1并且将第一至第三权重中的一个或多个反映到非二进制值中,来生成非二进制循环置换矩阵。(The present invention relates to a parity check matrix generator for generating a parity check matrix of a quasi-cyclic low density parity check (QC-LDPC) code, the parity check matrix including a non-binary cyclic permutation matrix, the parity check matrix generator may include: a first memory configured to store a first weight as position information on a non-binary cyclic permutation matrix within a parity check matrix; a second memory configured to store second weights as cyclic strengths of matrix elements of a non-binary cyclic permutation matrix; a third memory configured to store a third weight for determining a size of a non-binary matrix element among matrix elements of the non-binary cyclic permutation matrix; and a matrix generator configured to generate the non-binary cyclic permutation matrix by applying a non-binary value to a matrix element 1 among matrix elements of the binary cyclic permutation matrix and reflecting one or more of the first to third weights into the non-binary value.)

奇偶校验矩阵生成器、其操作方法和错误校正电路

相关申请的交叉引用

本申请要求于2018年6月4日向韩国知识产权局提交的申请号为10-2018-0064319的韩国申请的优先权，其全部内容通过引用并入本文。

技术领域

本发明的各个实施例总体涉及一种奇偶校验矩阵生成器。特别地，实施例涉及一种用于生成准循环低密度奇偶校验(QC-LDPC)码奇偶校验矩阵的装置。

背景技术

存储器系统可存储从外部装置提供的数据，并且根据外部装置的请求将存储在其中的数据提供给外部装置。存储器系统可包括错误校正电路，用以增强存储在其中的数据的可靠性。错误校正电路可通过将奇偶校验数据添加到数据来执行编码操作，并且存储器系统可存储经编码的数据。此外，错误校正电路可基于奇偶校验数据来对数据执行解码操作，并且存储器系统可将通过解码操作校正的数据提供给外部装置。

发明内容

各个实施例涉及奇偶校验矩阵生成装置、其操作方法及使用奇偶校验矩阵的错误校正电路，该奇偶校验矩阵生成装置用于生成在提供增强的性能的同时需要较小的存储容量的QC-LDPC码奇偶校验矩阵。

在实施例中，提供一种用于生成准循环低密度奇偶校验(QC-LDPC)码的奇偶校验矩阵的奇偶校验矩阵生成器，奇偶校验矩阵包括非二进制循环置换矩阵，该奇偶校验矩阵生成器可包括：第一存储器，被配置成存储作为关于奇偶校验矩阵内的非二进制循环置换矩阵的位置信息的第一权重；第二存储器，被配置成存储作为非二进制循环置换矩阵的矩阵元素的循环强度的第二权重；第三存储器，被配置成存储用于确定非二进制循环置换矩阵的矩阵元素之中的非二进制矩阵元素的大小的第三权重；以及矩阵生成器，被配置成通过将非二进制值应用于二进制循环置换矩阵的矩阵元素之中的矩阵元素1并且将第一至第三权重中的一个或多个反映到非二进制值中来生成非二进制循环置换矩阵，其中该二进制循环置换矩阵具有与非二进制循环置换矩阵相对应的大小。

在实施例中，提供了一种用于生成准循环低密度奇偶校验(QC-LDPC)码的奇偶校验矩阵的奇偶校验矩阵生成器的操作方法。操作方法可包括通过分别将包括在二进制奇偶校验矩阵中的二进制循环置换矩阵转换成非二进制循环置换矩阵来生成包括非二进制循环置换矩阵的非二进制奇偶校验矩阵，其中将二进制循环置换矩阵转换成非二进制循环置换矩阵包括：基于二进制循环置换矩阵的矩阵特征计算与二进制循环置换矩阵相对应的权重；并且通过将权重应用于非二进制值来生成非二进制循环置换矩阵的元素。

在实施例中，错误校正电路可包括：奇偶校验矩阵生成器，被配置成生成准循环低密度奇偶校验(QC-LDPC)的奇偶校验矩阵；以及解码器，被配置成基于奇偶校验矩阵对码字执行解码操作，其中奇偶校验矩阵生成器：存储包括在QC-LDPC码的二进制奇偶校验矩阵中的二进制循环置换矩阵的矩阵特征，基于该矩阵特征生成非二进制循环置换矩阵，并且将包括非二进制循环置换矩阵的奇偶校验矩阵提供给解码器。

在实施例中，奇偶校验电路可包括：奇偶校验矩阵生成器，被配置成基于二进制奇偶校验矩阵的固有特征通过QC-LDPC码的二进制奇偶校验矩阵的转换而生成准循环低密度奇偶校验(QC-LDPC)码的非二进制奇偶校验矩阵；以及奇偶校验器，被配置成使用非二进制奇偶校验矩阵来执行奇偶校验操作，其中奇偶校验矩阵生成器通过使用一个或多个选择的算术运算和固有特征内的一个或多个选择的权重来执行转换。

附图说明

图1是示出根据实施例的用于生成包括非二进制循环置换矩阵的QC-LDPC码奇偶校验矩阵的奇偶校验矩阵生成器的框图。

图2是用于描述二进制奇偶校验矩阵的配置的示图。

图3是用于描述包括在二进制奇偶校验矩阵中的二进制循环置换矩阵的配置的示图。

图4示出了根据本实施例的通过对权重和算术运算的各种选择而生成的非二进制循环置换矩阵。

图5示出了根据本实施例的用于通过进一步考虑第三权重的权重计算规则生成非二进制循环置换矩阵的方法。

图6是示出根据实施例的错误校正电路的框图。

图7是示出根据实施例的存储器系统的框图。

具体实施方式

本公开的技术方案可以各种方式进行改变，并且可被实施为具有各个方面的实施例。在下文中，将通过一些实施例来描述本公开，使得本领域技术人员可容易地实践本公开的实施例。

将理解的是，虽然可在本文中使用术语“第一”和/或“第二”来描述各个元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，以下描述的第一元件也可被称为第二元件。类似地，第二元件也可被称为第一元件。

将理解的是，当元件被称为“联接”或“连接”到另一元件时，其可以直接联接或连接到另一元件，或者在其间可存在中间元件。相反地，应理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。诸如“在……之间”、“直接在……之间”、“相邻于”或“直接相邻于”的解释元件之间关系的其它表述应以相同的方式解释。

本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指明存在所陈述的特征、数量、步骤、操作、元件、部件和/或其组合，但并不排除存在或添加一个或多个其它特征、数量、步骤、操作、元件、部件和/或其组合。

上述示例性实施例仅用于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施例。对于本公开所属领域的技术人员显而易见的是，除了上述示例性实施例之外，还可基于本公开的技术精神进行其它修改。

除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。除非在本公开中另有定义，否则这些术语不应被解释为理想化的或过于形式化的。

在下文中，将参照附图详细描述示例性实施例。

图1是示出根据实施例的用于生成包括非二进制循环置换矩阵的QC-LDPC码奇偶校验矩阵的奇偶校验矩阵生成器10的框图。

参照图1，奇偶校验矩阵生成器10可通过转换二进制奇偶校验矩阵HM1来生成非二进制奇偶校验矩阵HM2。非二进制奇偶校验矩阵HM2可用于使用QC-LDPC码的编码操作和解码操作。编码操作可包括通过基于非二进制奇偶校验矩阵HM2对数据进行编码来生成码字。解码操作可包括通过利用非二进制奇偶校验矩阵HM2的奇偶校验来对码字进行解码来恢复原始数据。

奇偶校验矩阵生成器10可将包含在二进制奇偶校验矩阵HM1中的二进制循环置换矩阵转换成包含在非二进制奇偶校验矩阵HM2中的非二进制循环置换矩阵。奇偶校验矩阵生成器10可通过转换二进制奇偶校验矩阵HM1来生成非二进制奇偶校验矩阵HM2，使得分别彼此对应的非二进制循环置换矩阵和二进制循环置换矩阵分别被布置在非二进制奇偶校验矩阵HM2和二进制奇偶校验矩阵HM1中的相同的位置。彼此对应的二进制循环置换矩阵和非二进制循环置换矩阵可具有彼此相同的大小。

二进制奇偶校验矩阵HM1可以是QC-LDPC码二进制奇偶校验矩阵。也就是说，二进制奇偶校验矩阵HM1的二进制循环置换矩阵中的每一个可由1和0组成。

奇偶校验矩阵生成器10可通过将非二进制元素置于对应的二进制循环置换矩阵中1的位置处来生成非二进制循环置换矩阵。奇偶校验矩阵生成器10可通过将作为指数的权重应用于预定的非二进制值来生成非二进制元素。

奇偶校验矩阵生成器10可包括第一存储器101、第二存储器102、第三存储器103和矩阵生成器104。

第一存储器101可存储第一权重。第一权重可表示非二进制奇偶校验矩阵HM2内的非二进制循环置换矩阵的位置信息。因为非二进制循环置换矩阵与如上所述的对应的二进制循环置换矩阵位于相同的位置，所以非二进制奇偶校验矩阵HM2内的非二进制循环置换矩阵的位置信息可与对应的二进制奇偶校验矩阵HM1内的对应的二进制循环置换矩阵的位置信息相同。

第二存储器102可存储第二权重。第二权重可表示非二进制循环置换矩阵的矩阵元素的循环强度。非二进制循环置换矩阵的矩阵元素的循环强度可与对应的二进制循环置换矩阵的循环强度相同。

第三存储器103可存储第三权重。第三权重可用于确定非二进制循环置换矩阵的矩阵元素之中的非二进制矩阵元素的大小。

矩阵生成器104可通过将预定的非二进制值应用于对应的二进制循环置换矩阵的矩阵元素之中的矩阵元素1并且将第一至第三权重中的一个或多个反映到所应用的非二进制值中来生成非二进制循环置换矩阵。矩阵生成器104可通过对第一至第三权重中的一个或多个执行四则运算来生成最终权重，并且将该最终权重反映到非二进制值中。最终权重可取决于在第一至第三权重之中选择的权重和四则运算之中用于将所选择的权重反映到所应用的非二进制值的算术运算。

以这种方式，矩阵生成器104可生成各个非二进制循环置换矩阵，从而生成非二进制奇偶校验矩阵HM2。

因此，当设计错误校正电路时，奇偶校验矩阵生成器10可根据对权重和算术运算的选择来生成各种非二进制奇偶校验矩阵HM2。可通过对各种非二进制奇偶校验矩阵HM2的性能测试来选择最佳的非二进制奇偶校验矩阵HM2，然后将其应用于错误校正电路。

矩阵生成器104可根据相同的权重计算规则来计算与二进制奇偶校验矩阵HM1的二进制循环置换矩阵相对应的最终权重。

根据本实施例的非二进制奇偶校验矩阵HM2可提供比二进制奇偶校验矩阵HM1更强的性能。此外，基于二进制奇偶校验矩阵HM1的位置信息和循环强度以及二进制奇偶校验矩阵HM1中的非零矩阵元素的位置信息，可由奇偶校验矩阵生成器10生成非二进制奇偶校验矩阵HM2。因此，使用非二进制奇偶校验矩阵HM2的错误校正电路可仅存储二进制奇偶校验矩阵HM1的位置信息和循环强度以及二进制奇偶校验矩阵HM1中的非零矩阵元素的位置信息。也就是说，非二进制奇偶校验矩阵HM2可需要比现有的非二进制奇偶校验矩阵所需的存储容量更小的存储容量。

图2是用于描述二进制奇偶校验矩阵HM1的配置的示图。

参照图2，二进制奇偶校验矩阵HM1可包括二进制循环置换矩阵C11至C34。包括在二进制奇偶校验矩阵HM1中的二进制循环置换矩阵C11至C34的数量仅为示例。二进制循环置换矩阵C11至C34可以是具有相同大小的方矩阵。二进制循环置换矩阵C11至C34中的每一个可具有“n”行和“n”列。当二进制奇偶校验矩阵HM1整体上具有“M”行和“N”列时，二进制奇偶校验矩阵HM1可具有“M/n”个行部分和“N/n”个列部分。行部分中的每一个可对应于由“N/n”个二进制循环置换矩阵组成的行。列部分中的每一个可对应于由“M/n”个二进制循环置换矩阵组成的列。

在二进制循环置换矩阵C11至C34的一些位置处，可布置零矩阵。零矩阵不是根据本实施例转换成非二进制循环置换矩阵的目标。因此，二进制奇偶校验矩阵HM1内的零矩阵甚至可将其位置保持在非二进制奇偶校验矩阵HM2内。为便于描述，将基于二进制循环置换矩阵C11至C34不是零矩阵的假设来进行以下描述。

二进制循环置换矩阵C11至C34中的每一个可由对应的位置信息指定，即由行值“i”和列值“j”指定。某个二进制循环置换矩阵的行值“i”可表示包括二进制奇偶校验矩阵HM1内的该某个二进制循环置换矩阵的行部分的顺序。例如，行值“i”可以是等于或大于1且等于或小于“M/n”的自然数。此外，某个二进制循环置换矩阵的列值“j”可表示包括二进制奇偶校验矩阵HM1内的该某个二进制循环置换矩阵的列部分的顺序。例如，列值“j”可以是等于或大于1且等于或小于“N/n”的自然数。

例如，二进制循环置换矩阵C24的行值“i”和列值“j”可以分别为2和4。

图3是用于描述二进制奇偶校验矩阵HM1内的二进制循环置换矩阵的配置的示图。图3所示的二进制循环置换矩阵Ci、Ci1和Ci2中的每一个可具有3×3的大小。然而，该大小仅为示例，并且二进制循环置换矩阵可根据设计而具有各种大小。将基于二进制循环置换矩阵具有3×3的大小的假设来进行以下描述。

二进制循环置换矩阵Ci可以是单位矩阵。因此，可将二进制循环置换矩阵Ci的循环强度“k”设置为0。

可通过将二进制循环置换矩阵Ci向右循环移位1来生成二进制循环置换矩阵Ci1。因此，可将二进制循环置换矩阵Ci1的循环强度“k”设置为1。

可通过将二进制循环置换矩阵Ci向右循环移位2来生成二进制循环置换矩阵Ci2。因此，可将二进制循环置换矩阵Ci2的循环强度“k”设置为2。

也就是说，当通过将单位矩阵Ci向右循环移位“k”的量来生成某个二进制循环置换矩阵时，可将量“k”定义为该某个二进制循环置换矩阵的循环强度“k”。

重新参照图2，二进制奇偶校验矩阵HM1的二进制循环置换矩阵C11至C34可具有不同的循环强度。

因此，二进制循环置换矩阵C11至C34中的每一个可具有包括第一至第三权重的固有矩阵特征，例如，位置信息和循环强度。因此，虽然错误校正电路在存储二进制奇偶校验矩阵HM1时存储二进制循环置换矩阵C11至C34的固有矩阵特征而非二进制循环置换矩阵C11至C34本身，但是可恢复二进制奇偶校验矩阵HM1。可通过将矩阵元素1置于由二进制循环置换矩阵C11至C34的固有矩阵特征指定的位置处来恢复二进制奇偶校验矩阵HM1。因此，二进制奇偶校验矩阵HM1可仅需要非常小的存储容量。

因为现有的非二进制奇偶校验矩阵需要存储所有元素的值，所以它们可能需要非常大的存储容量。然而，根据本实施例生成的非二进制奇偶校验矩阵HM2可不需要存储所有的元素的值。也就是说，因为基于二进制奇偶校验矩阵HM1的矩阵特征生成非二进制奇偶校验矩阵HM2，所以可由错误校正电路从二进制奇偶校验矩阵HM1的二进制循环置换矩阵的固有矩阵特征中恢复非二进制奇偶校验矩阵HM2。因此，非二进制奇偶校验矩阵HM2可仅需要较小的存储容量，并且表现出更强的性能。

图4示出了根据本实施例的通过权重和算术运算(在图4中称为“权重计算规则”)的各个选择而生成的非二进制循环置换矩阵C21至C27。图4示出了通过权重和算术运算的选择来计算对应于二进制循环置换矩阵C1的最终权重并将该最终权重应用于非二进制值“a”来生成非二进制循环置换矩阵C2的过程。

图4示出了二进制循环置换矩阵C1，其中矩阵特征中的循环强度“k”例如为1。二进制循环置换矩阵C1还可具有行值“i”和列值“j”。可根据权重和算术运算的各种选择而将二进制循环置换矩阵C1转换成非二进制循环置换矩阵C21至C27。

以这种方式在非二进制奇偶校验矩阵HM2内生成的非二进制循环置换矩阵C2可位于与二进制奇偶校验矩阵HM1内的二进制循环置换矩阵C1相同的行部分和列部分。也就是说，可基于位于二进制奇偶校验矩阵HM中的第i行部分和第j列部分的二进制循环置换矩阵C1来生成非二进制循环置换矩阵C2，并且该非二进制循环置换矩阵C2可位于非二进制奇偶校验矩阵HM2中的第i行部分和第j列部分。

此后，将如下详细描述用于将二进制循环置换矩阵C1转换成非二进制循环置换矩阵C2的方法。

在非二进制循环置换矩阵C2中，待应用最终权重的可以是预定的非二进制值“a”。根据权重和算术运算的任何选择，非二进制循环置换矩阵C2内的非二进制值“a”可位于与二进制循环置换矩阵C1内的1相同的位置。也就是说，可根据二进制循环置换矩阵C1的循环强度1来确定“a”的位置。然后，计算出的最终权重(例如，如图4中的非二进制循环置换矩阵C21、C22或C23所示具有值“i”、“j”或“k”，)可作为指数而应用到“a”。

可通过对二进制循环置换矩阵C1的行值“i”、列值“j”和循环强度“k”中的一个或多个应用加法来计算最终权重。例如，可通过将行值“i”和列值j相加来计算非二进制循环置换矩阵C24的权重“i+j”。当仅选择二进制循环置换矩阵C1的行值“i”、列值“j”和循环强度“k”中的一个变量用于生成非二进制循环置换矩阵C21至C23的最终权重时，实际上可能不执行加法。

例如，图4的权重计算规则仅使用加法。然而，在实施例中，也可使用其它算术运算，即减法、乘法和除法。此外，可通过不仅一种算术运算的选择而是两种或更多种算术运算的组合来计算最终权重。

可根据非二进制奇偶校验矩阵HM2的目标性能来选择权重和算术运算。可通过对根据权重和算术运算的各种选择而生成的、然后被应用于错误校正电路的各个非二进制奇偶校验矩阵HM2的性能测试来选择具有目标性能的非二进制奇偶校验矩阵HM2。

图5示出了根据实施例的用于通过选择进一步包括第三权重的权重来生成非二进制循环置换矩阵C3的方法。

参照图5，可从二进制循环置换矩阵C1转换非二进制循环置换矩阵C3。如参照图4所述，可通过将最终权重应用于非二进制值“a”来生成非二进制循环置换矩阵C3。例如，可通过进一步考虑二进制循环置换矩阵C1的第三权重至第一权重(即，行值“i”和列值“j”)来计算非二进制循环置换矩阵C3的最终权重。

非二进制循环置换矩阵C3的元素可对应于0、1和2的第三权重。可将第三权重应用于非二进制循环置换矩阵C3的各个行，同时从0开始依次增加。第三权重可用于确定非二进制循环置换矩阵C3的矩阵元素之中的非二进制矩阵元素的大小。当将第三权重进一步应用于二进制循环置换矩阵C1的固有矩阵特征时，非二进制循环置换矩阵C3的最终权重对于各个行可以是不同的。第三权重可对应于循环性权重(即，也可被称为循环权重)。

例如，图5的权重计算规则仅使用加法。然而，在实施例中，也可使用其它算术运算，即减法、乘法和除法。此外，可通过不仅一种算术运算的选择而是两种或更多种算术运算的组合来计算最终权重。

图5的权重计算规则仅使用行值“i”和列值“j”作为二进制循环置换矩阵C1的固有矩阵特征之中的变量。然而，如参照图4所述，可使用变量的各种组合。

简而言之，当已知二进制循环置换矩阵C1的固有矩阵特征时，可通过权重和算术运算的选择来计算图4和图5的非二进制循环置换矩阵C2和C3的权重。此外，可通过将所选择的权重和算术运算应用于预定的非二进制值来生成非二进制循环置换矩阵C2和C3的元素。因此，与用于存储二进制循环置换矩阵的存储容量相比，非二进制循环置换矩阵C2和C3的存储容量实际上可能未增加。

图6是示出根据实施例的错误校正电路20的框图。

错误校正电路20可包括奇偶校验矩阵生成器21和解码器22。

奇偶校验矩阵生成器21可生成QC-LDPC码奇偶校验矩阵HM。奇偶校验矩阵HM可对应于根据参照图1至图5所描述的方法生成的非二进制奇偶校验矩阵HM2。奇偶校验矩阵生成器21可以与图1的奇偶校验矩阵生成器10基本类似的方式来配置。奇偶校验矩阵生成器21可以与图1的奇偶校验矩阵生成器10生成非二进制奇偶校验矩阵HM2的方法基本类似的方式来生成奇偶校验矩阵HM，并将所生成的奇偶校验矩阵HM提供给解码器22。也就是说，奇偶校验矩阵生成器21可通过选择权重和算术运算并将其应用于预定的特征CM_IF(例如，二进制奇偶校验矩阵HM1内的二进制循环置换矩阵的固有矩阵特征)来生成奇偶校验矩阵HM。特征CM_IF可与作为通过奇偶校验矩阵生成器10来生成奇偶校验矩阵HM(例如，非二进制奇偶校验矩阵HM2)的基础的二进制奇偶校验矩阵(例如，二进制奇偶校验矩阵HM1)相关。也就是说，特征CM_IF可包括二进制奇偶校验矩阵HM1的二进制循环置换矩阵的第一至第三权重。

可通过对通过权重和算术运算的各种选择而生成的、然后被应用于奇偶校验矩阵生成器10的各个奇偶校验矩阵的性能测试来选择最佳奇偶校验矩阵HM。

解码器22可基于奇偶校验矩阵HM对码字CW执行解码操作，并且输出校正后的码字CCW。

图7是示出根据实施例的存储器系统100的框图。

存储器系统100可被配置成响应于外部装置的写入请求，存储从外部装置提供的数据。此外，存储器系统100可被配置成响应于外部装置的读取请求，向外部装置提供存储在其中的数据。

存储器系统100可被配置为个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体卡、记忆棒、各种多媒体卡(MMC、eMMC、RS-MMC和微型MMC)、各种安全数字卡(SD、迷你-SD和微型-SD)、通用闪存(UFS)、固态驱动器(SSD)等。

存储器系统100可包括控制器110和非易失性存储器装置120。

控制器110可控制存储器系统100的整体操作。控制器110可响应于从外部装置传输的写入请求，将数据存储在非易失性存储器装置120中，并且可响应于从外部装置传输的读取请求，读取存储在非易失性存储器装置120中的数据并且将所读取的数据输出到外部装置。

控制器110可包括错误校正单元111。错误校正单元111可基于QC-LDCP码奇偶校验矩阵对从非易失性存储器装置120读取的码字CW执行解码操作。错误校正单元111可以与图7所示的错误校正电路20基本相同的方式来配置和操作。错误校正单元111可在开始操作时加载存储在非易失性存储器装置120中的特征CM_IF，例如，将特征CM_IF存储在其中的奇偶校验矩阵生成器(未示出)中，并使用特征CM_IF来生成奇偶校验矩阵。

根据控制器110的控制，非易失性存储器装置120可存储从控制器110传输的数据，或者读取存储在其中的数据并将所读取的数据传输到控制器110。非易失性存储器装置120可存储特征CM_IF和码字CW。

非易失性存储器装置120可包括诸如NAND闪存或NOR闪存的闪速存储器、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)等。

图7示出了存储器系统100包括一个非易失性存储器装置120，但存储器系统100中包括的非易失性存储器装置的数量不限于此。

根据本实施例的用于生成QC-LDPC码奇偶校验矩阵的奇偶校验矩阵装置及其操作方法可生成提供增强的性能的同时需要较小的存储容量的奇偶校验矩阵。

根据本实施例的错误校正电路可以在以增强的性能进行操作的同时，需要用于奇偶校验矩阵的较小存储容量。

尽管上面已经描述了各个实施例，但是本领域技术人员将理解，描述的实施例仅为示例。因此，本文所描述的奇偶校验矩阵装置、其操作方法及错误校正电路不应基于所描述的实施例而受到限制。