阅读说明：本技术 瞬态电压抑制元件 (Transient voltage suppression device ) 是由 刘育弦 陈志豪 于 2018-07-23 设计创作，主要内容包括：本发明提供一种瞬态电压抑制元件,包括基底与第一瞬态电压抑制器。基底包括元件区与密封环区。密封环区环绕元件区。第一瞬态电压抑制器位于元件区中。第一瞬态电压抑制器包括具有第一导电型的第一井区、具有第二导电型的第一掺杂区以及具有第二导电型的第二掺杂区。第一井区位于元件区的基底中。第一掺杂区位于第一井区中。第二掺杂区位于第一井区中。具有第二导电型的第三掺杂区位于密封环区的基底中,第三掺杂区与第一掺杂区电性连接。(The invention provides a transient voltage suppression element, which comprises a substrate and a first transient voltage suppressor. The substrate comprises an element region and a seal ring region. The seal ring region surrounds the component region. The first transient voltage suppressor is located in the device region. The first transient voltage suppressor comprises a first well region with a first conduction type, a first doped region with a second conduction type and a second doped region with the second conduction type. The first well region is located in the substrate of the device region. The first doped region is located in the first well region. The second doped region is located in the first well region. The third doped region with the second conductivity type is located in the substrate of the seal ring region, and the third doped region is electrically connected with the first doped region.)

瞬态电压抑制元件

技术领域

本发明涉及一种集成电路，尤其涉及一种瞬态电压抑制元件。

背景技术

一般而言，电子产品很容易受到突如其来且无法控制的静电放电(ElectroStaticDischarge，ESD)或突波(Surge)的冲击，而造成电子产品受到伤害而无法复原的问题。目前，对于电子产品的静电放电或突波问题，使用瞬态电压抑制器(Transient VoltageSuppressor，TVS)是较为有效的解决方法。

随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。在此趋势下，瞬态电压抑制器对于静电放电与突波的防护能力受到元件尺寸的缩小而随之变弱，故无法承受较大功率的能量。因此，如何在有限的布局面积下提升元件对于静电放电与突波的防护能力将成为重要的一门课题。

发明内容

本发明提供一种瞬态电压抑制元件，其将密封环区中的掺杂区与瞬态电压抑制器电性连接，以增加元件有效面积，进而提升静电放电与突波的耐受能力。

本发明提供一种瞬态电压抑制元件，包括基底与第一瞬态电压抑制器。基底包括元件区与密封环区。密封环区环绕元件区。第一瞬态电压抑制器位于元件区中。第一瞬态电压抑制器包括具有第一导电型的第一井区、具有第二导电型的第一掺杂区以及具有第二导电型的第二掺杂区。第一井区位于元件区的基底中。第一掺杂区位于第一井区中。第二掺杂区位于第一井区中。具有第二导电型的第三掺杂区位于密封环区的基底中，第三掺杂区与第一掺杂区电性连接。

在本发明的一实施例中，第二掺杂区位于第一掺杂区与第三掺杂区之间。

在本发明的一实施例中，第一掺杂区、第二掺杂区以及第三掺杂区彼此分离。

在本发明的一实施例中，第一掺杂区与第二掺杂区之间的第一井区上无栅极结构。

在本发明的一实施例中，瞬态电压抑制元件还包括：第二瞬态电压抑制器位于元件区中。第二瞬态电压抑制器包括具有第一导电型的第二井区、具有第二导电型的第五掺杂区以及具有第二导电型的第六掺杂区。第二井区位于元件区的基底中。第五掺杂区位于第二井区中。第六掺杂区位于第二井区中。具有第二导电型的第七掺杂区位于密封环区的基底中。

在本发明的一实施例中，第一掺杂区、第三掺杂区、第五掺杂区以及第七掺杂区电性连接至第一电压，而第二掺杂区与第六掺杂区电性连接至第二电压。第一电压与第二电压不同。

在本发明的一实施例中，第一掺杂区、第三掺杂区以及第六掺杂区电性连接至第一电压，而第二掺杂区、第五掺杂区以及第七掺杂区电性连接至第二电压。第一电压与第二电压不同。

在本发明的一实施例中，基底还包括切割道区。切割道区与密封环区相邻，密封环区位于元件区与切割道区之间。

在本发明的一实施例中，瞬态电压抑制元件还包括具有第二导电型的第四掺杂区位于切割道区的基底中。第四掺杂区位于第三掺杂区旁且互相接触。

在本发明的一实施例中，基底具有第二导电型，且为电性浮置。

基于上述，本发明将密封环区中的第三掺杂区与瞬态电压抑制器电性连接，以增加元件有效面积，进而提升静电放电与突波的耐受能力。另外，本发明的瞬态电压抑制元件也可在切割道区的基底中形成第四掺杂区，使得第四掺杂区与第三掺杂区互相接触，以分流静电放电电流或突波电流。

此外，由于瞬态电压抑制器的数量为多个，且多个瞬态电压抑制器皆为具有双向放电的齐纳二极管，其可将静电放电电流或突波电流分流至元件区的两侧处的密封环区中的第三掺杂区与切割道区中的第四掺杂区，以降低等效电容，进而提升操作速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明第一实施例的一种瞬态电压抑制元件的上视示意图。

图2A是图1的线A-A’的剖面示意图。

图2B是图1的线B-B’的剖面示意图。

图2C是图1的线B-B’的剖面示意图。

图3是本发明第二实施例的一种瞬态电压抑制元件的上视示意图。

图4A是图3的线B-B’的剖面示意图。

图4B是图3的线B-B’的剖面示意图。

图5是本发明第三实施例的一种瞬态电压抑制元件的上视示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。

在以下的实施例中，当第一导电型为P型，第二导电型为N型；当第一导电型为N型，第二导电型为P型。在本实施例中，可以第一导电型为P型，第二导电型为N型为例来实施。但本发明并不以此为限。

图1是本发明第一实施例的一种瞬态电压抑制元件的上视示意图。虽然图1中仅示出1个元件区R1，但本发明不以此为限。在其他实施例中，也可具有多个元件区R1，其通过网格状的切割道区R3彼此分隔。

请参照图1，本发明第一实施例提供一种瞬态电压抑制元件1包括基底100。基底100包括元件区R1、密封环区R2以及切割道区R3。如图1所示，密封环区R2是密闭环状区域，其环绕元件区R1。切割道区R3与密封环区R2相邻。切割道区R3也是密闭环状区域，其环绕密封环区R2，使得密封环区R2位于元件区R1与切割道区R3之间。在一实施例中，元件区R1用以配置瞬态电压抑制器、二极管等元件。密封环区R2提供保留空间以保护元件区R1中的内部电路不会受到因来自晶粒切割(die sawing)而造成损坏。切割道区R3于晶粒切割工艺中提供给切割刀通过的空间，以将一整片晶圆切割为多个晶粒(或多个元件区R1)。

图2A是图1的线A-A’的剖面示意图。图2A可视为图1的瞬态电压抑制元件1的一种剖面示意图。

请参照图2A，本实施例的瞬态电压抑制元件1a包括第一瞬态电压抑制器10位于元件区R1的基底100中。在本实施例中，第一瞬态电压抑制器10为具有双向放电的齐纳二极管(Zener diode with bi-directional discharge)，但本发明不以此为限。

在一实施例中，基底100为电性浮置。基底100例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor Over Insulator，SOI)。在本实施例中，基底100可具有N型掺杂。但本发明并不以此为限，在其他实施例中，基底100也可具有P型掺杂。

具体来说，第一瞬态电压抑制器10包括具有第一导电型的第一井区102、具有第二导电型的第一掺杂区104以及具有第二导电型的第二掺杂区106。

第一井区102位于元件区R1的基底100中。在一实施例中，第一井区102是P型井区且为电性浮置。

第一掺杂区104位于第一井区102中；第二掺杂区106位于第一井区102中。在一实施例中，第一掺杂区104与第二掺杂区106彼此分离而不相连。第一掺杂区104与第一井区102具有不同导电型，其构成一个二极管。第二掺杂区106与第一井区102也具有不同导电型，构成另一个二极管。第一掺杂区104的掺杂浓度与第二掺杂区106的掺杂浓度相同，但本发明不以此为限。

如图2A所示，除了第一掺杂区104之外以及第二掺杂区106之外，第一井区102中并未具有第二导电型的掺杂区(也即N型掺杂区)。在一实施例中，第一掺杂区104与第二掺杂区106之间的第一井区102上，没有栅极结构存在。也就是说，第一井区102、第一掺杂区104以及第二掺杂区106的组合会形成二极管元件，而不会形成场效晶体管元件。

本实施例的瞬态电压抑制元件1a还包括具有第二导电型的第三掺杂区108位于密封环区R2的基底100中。如图2A所示，第二掺杂区106位于第一掺杂区104与第三掺杂区108之间。第一掺杂区104、第二掺杂区106以及第三掺杂区108彼此分离而不相连。第三掺杂区108与第一掺杂区104电性连接至第一电压V1；第二掺杂区106则电性连接至第二电压V2。在一实施例中，第一电压V1与第二电压V2不同。举例来说，当第一电压V1为电源电压(VDD)时，第二电压V2则为接地电压(GND)。在另一实施例中，当第一电压V1为接地电压时，第二电压V2则为电源电压。

另一方面，本实施例将密封环区R2中的第三掺杂区108与第一瞬态电压抑制器10的第一掺杂区104电性连接，以增加元件有效面积，进而提升静电放电与突波的耐受能力。也就是说，本实施例的瞬态电压抑制元件1a可在有限的布局面积内提升元件对于静电放电与突波的防护能力。

此外，图2A的瞬态电压抑制元件1a还包括金属层114、116、118分别配置于第一掺杂区104、第二掺杂区106以及第三掺杂区108上，以降低掺杂区与导线之间的电阻值。在一实施例中，金属层114、116、118的材料包括包括铝、钛、铜、镍、钨或其合金，但并不局限于上述材料。

图2B是图1的线B-B’的剖面示意图。顺带一提的是，图2B可视为图1的瞬态电压抑制元件1的另一种剖面示意图。

请参照图2A与图2B，基本上，图2B的瞬态电压抑制元件1b与图2A的瞬态电压抑制元件1a相似。上述两者的不同之处在于：图2B的瞬态电压抑制元件1b还包括第二瞬态电压抑制器20位于元件区R1的基底100中。在本实施例中，第二瞬态电压抑制器20为具有双向放电的齐纳二极管，但本发明不以此为限。

具体来说，第二瞬态电压抑制器20包括具有第一导电型的第二井区202、具有第二导电型的第五掺杂区214以及具有第二导电型的第六掺杂区216。

第二井区202位于元件区R1的基底100中。在一实施例中，如图2B所示，第二井区202与第一井区102彼此分离而不相连。在一实施例中，第二井区202是P型井区且为电性浮置。

第五掺杂区204位于第二井区202中；第六掺杂区206位于第二井区202中。在一实施例中，第五掺杂区204与第六掺杂区206彼此分离而不相连。在本实施例中，第五掺杂区204与第二井区202具有不同导电型，可构成一个二极管。第六掺杂区206与第二井区202也具有不同导电型，也构成另一个二极管。同样地，如图2B所示，第五掺杂区204与第六掺杂区206之间的第二井区202上，没有栅极结构存在。

另外，图2B的瞬态电压抑制元件1b还包括具有第二导电型的第七掺杂区208位于密封环区R2的基底100中。如图2B所示，第六掺杂区206位于第五掺杂区204与第七掺杂区208之间。第五掺杂区204、第六掺杂区206以及第七掺杂区208彼此分离而不相连。第一掺杂区104、第三掺杂区108、第五掺杂区204以及第七掺杂区208电性连接至第一电压V1；而第二掺杂区106与第六掺杂区206电性连接至第二电压V2。在一实施例中，第一电压V1与第二电压V2不同。举例来说，当第一电压V1为电源电压时，第二电压V2则为接地电压，反之亦然。

如图1与图2B所示，第三掺杂区108与第七掺杂区208可彼此相连，以沿着密封环区R2而形成一环状掺杂区。环状掺杂区环绕元件区R1中的第一瞬态电压抑制器10与第二瞬态电压抑制器20。

虽然图2B中仅示出1个第二瞬态电压抑制器20，但本发明不以此为限。在其他实施例中，第二瞬态电压抑制器20的数量可以是多个。多个第二瞬态电压抑制器20中的多个第二井区202彼此分离，而不互相连接。

由于第二瞬态电压抑制器20的数量为多个。多个第二瞬态电压抑制器20皆为具有双向放电的齐纳二极管，且与第一瞬态电压抑制器10串联在一起。此组态可将静电放电电流或突波电流分流至元件区R1的两侧的密封环区R2中的第三掺杂区108与第七掺杂区208，以降低等效电容，进而提升操作速度。

如图2B所示，瞬态电压抑制元件1b还包括金属层214、216、218分别配置于第五掺杂区204、第六掺杂区206以及第七掺杂区208上，以降低掺杂区与导线之间的电阻值。在一实施例中，金属层214、216、218的材料包括铝、钛、铜、镍、钨或其合金，但并不局限于上述材料。

图2C是图1的线B-B’的剖面示意图。图2C可视为图1的瞬态电压抑制元件1的又一种剖面示意图。

请参照图2B与图2C，基本上，图2C的瞬态电压抑制元件1c与图2B的瞬态电压抑制元件1b相似。上述两者的不同之处在于：图2C的瞬态电压抑制元件1c还包括具有第二导电型的第四掺杂区110与具有第二导电型的第八掺杂区210。第四掺杂区110位于切割道区R3的基底100中，且位于第三掺杂区108旁并与第三掺杂区108互相接触。第八掺杂区210位于切割道区R3的基底100中，且位于第七掺杂区208旁并与第七掺杂区208互相接触。如图1与图2C所示，第四掺杂区110与第八掺杂区210可彼此相连，以沿着切割道区R3而形成一环状掺杂区。环状掺杂区环绕密封环区R2。在一实施例中，第四掺杂区110可通过第三掺杂区108电性连接至第一电压V1。相似地，第八掺杂区210也可通过第七掺杂区208电性连接至第一电压V1。也就是说，密封环区R2中的第三掺杂区108与第七掺杂区208以及切割道区R3中的第四掺杂区110与第八掺杂区210具有相同的电位。

在一实施例中，切割道区R3中的第四掺杂区110与第八掺杂区210上并未具有金属层，以避免进行晶粒切割工艺时，金属层会沾黏到刀刃上，而导致爆刀或晶裂的现象。另外，第四掺杂区110与第三掺杂区108互相接触，且第八掺杂区210与第七掺杂区208互相接触，其可分流静电放电电流或突波电流，藉此提升静电放电或突波的防护能力。

此外，由于第二瞬态电压抑制器20的数量为多个。多个第二瞬态电压抑制器20皆为具有双向放电的齐纳二极管，且与第一瞬态电压抑制器10串联在一起。此组态可将静电放电电流或突波电流分流至元件区R1的两侧的密封环区R2中的第三掺杂区108与第七掺杂区208以及切割道区R3中的第四掺杂区110与第八掺杂区210，以降低等效电容，进而提升操作速度。

图3是本发明第二实施例的一种瞬态电压抑制元件的上视示意图。图4A是图3的线B-B’的剖面示意图。

请参照图1与图3，基本上，第二实施例的瞬态电压抑制元件2与第一实施例的瞬态电压抑制元件1相似。上述两者不同之处在于：第二实施例的瞬态电压抑制元件2的密封环区R2不是一密闭环状区域。第二实施例的瞬态电压抑制元件2的密封环区R2分成两个区域R2-1、R2-2，其分别配置在元件区R1的两侧。第二实施例的瞬态电压抑制元件2的切割道区R3也分成两个区域R3-1、R3-2，其分别配置在密封环区R2的两个区域R2-1、R2-2旁。

请同时参照图1与图4A，第三掺杂区108配置在区域R2-1的基底100中；而第七掺杂区208配置在区域R2-2的基底100中。第三掺杂区108与第七掺杂区208彼此分离而不相连。在一实施例中，如图4A所示，第一掺杂区104、第三掺杂区108以及第六掺杂区206电性连接至第一电压V1；而第二掺杂区106、第五掺杂区204以及第七掺杂区208电性连接至第二电压V2。在一实施例中，第一电压V1与第二电压V2不同。当第一电压V1为电源电压时，第二电压V2则为接地电压，反之亦然。换言之，第二实施例的瞬态电压抑制元件2的第三掺杂区108的电位可不同于第七掺杂区208的电位。

图4B是图3的线B-B’的剖面示意图。

请参照图4A与图4B，基本上，图4B的瞬态电压抑制元件2b与图4A的瞬态电压抑制元件2a相似。上述两者的不同之处在于：图4B的瞬态电压抑制元件2b还包括具有第二导电型的第四掺杂区110与具有第二导电型的第八掺杂区210。具体来说，第四掺杂区110位于区域R3-1的基底100中，且位于第三掺杂区108旁并与第三掺杂区108互相接触。第八掺杂区210位于区域R3-2的基底100中，且位于第七掺杂区208旁并与第七掺杂区208互相接触。在一实施例中，第四掺杂区110与第八掺杂区210彼此分离而不相连。如图4B所示，第四掺杂区110可通过第三掺杂区108电性连接至第一电压V1。相似地，第八掺杂区210也可通过第七掺杂区208电性连接至第二电压V2。也就是说，第四掺杂区110与第八掺杂区210具有不同的电位。

图5是本发明第三实施例的一种瞬态电压抑制元件的上视示意图。

请参照图1与图5，基本上，第三实施例的瞬态电压抑制元件3与第一实施例的瞬态电压抑制元件1相似。上述两者不同之处在于：第三实施例的瞬态电压抑制元件3的密封环区R2不是一密闭环状区域。详细地说，第三实施例的瞬态电压抑制元件3的密封环区R2分成多个区域R2-1、R2-2……R2-n，其分别沿着元件区R1的周围分布。多个区域R2-1、R2-2……R2-n中分别具有多个第三掺杂区。第三掺杂区也沿着元件区R1的周围分布。在一实施例中，第三掺杂区可具有相同电位。在另一实施例中，第三掺杂区可具有不同电位。

在替代实施例中，第三实施例的瞬态电压抑制元件3的切割道区R3也分成多个区域R3-1、R3-2……R3-n，其分别对应于区域R2-1、R2-2……R2-n。多个区域R3-1、R3-2……R3-n中分别具有多个第四掺杂区。第四掺杂区分别配置于第三掺杂区旁。在一实施例中，第四掺杂区可具有相同电位。在另一实施例中，第四掺杂区可具有不同电位。

本发明将密封环区中的第三掺杂区与瞬态电压抑制器电性连接，以增加元件有效面积，进而提升静电放电与突波的耐受能力。另外，本发明的瞬态电压抑制元件也可在切割道区的基底中形成第四掺杂区，使得第四掺杂区与第三掺杂区互相接触，以分流静电放电电流或突波电流。

此外，由于瞬态电压抑制器的数量为多个，且多个瞬态电压抑制器皆为具有双向放电的齐纳二极管，其可将静电放电电流或突波电流分流至元件区的两侧处的密封环区中的第三掺杂区与切割道区中的第四掺杂区，以降低等效电容，进而提升操作速度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。