阅读说明：本技术 一种新型m序列信号发生器 (A kind of novel M sequence signal generator ) 是由 王金虎 聂凯 于 2019-09-02 设计创作，主要内容包括：本发明公开了一种新型M序列信号发生器,涉及逻辑控制电路技术领域,解决了现有技术没有给出M序列的变换电路；系统激励响应会丢掉很多有效信息,难以完全得到辨识系统特征参数的问题。包括用于接收时钟脉冲信号并产生序列信号的移位寄存器及反馈电路、用于控制序列信号的电平变化以使序列信号电平对称的序列信号变换电路、用于抬升变换后序列信号幅值的电平抬升电路；所述移位寄存器及反馈电路包括2片串联的4级移位寄存器,并通过异或门完成序列信号产生电路的逻辑控制。达到了新型8阶M序列信号的产生、变换和抬升,没有采用带存储器的处理器,不需要软件编程及代码下载,信号稳定,成本低廉,电路简单,方便实现的效果。(The invention discloses a kind of novel M sequence signal generators, are related to logic control circuit technical field, solve the translation circuit that the prior art does not provide M sequence；System incentive response can lose many effective informations, it is difficult to the problem of obtaining identification system characteristic parameter completely.Including for receive clock pulse signal and generate sequence signal shift register and feed circuit, for control sequence signal level change so that the symmetrical sequence signal translation circuit of sequence signal level, for be lifted transformation after sequence signal amplitude level be lifted circuit；The shift register and feed circuit include 2 concatenated 4 grades of shift registers, and the logic control of sequence signal generation circuit is completed by XOR gate.Reach generation, transformation and the lifting of novel 8 rank M sequence signal, do not used the processor of tape storage, does not need software programming and code downloading, signal stabilization is low in cost, and circuit is simple, facilitates the effect of realization.)

一种新型M序列信号发生器

技术领域

本发明涉及逻辑控制电路技术领域，特别涉及一种新型M序列信号发生器。

背景技术

伪随机码,又称伪随机序列,是一种可以预先确定并可以重复地产生和复制,又具有随机统计特性的二进制码序列。M序列是最长线性移位寄存器序列的简称，是一种伪随机序列，由带线性反馈的移位寄存器产生的周期最长的一种序列。M序列因其良好的自相关特性和互相关特性，被广泛应用于导弹、卫星、飞船轨道测量和跟踪、雷达、导航、移动通信、保密通信和通信系统性能的测量以及数字信息处理系统中。

M序列可以由软件仿真和硬件电路产生；现今硬件电路产生M序列的方法普遍采用D触发器设计序列发生器，此种方法原理简单，产生的M序列的阶数等于D触发器的个数，易于实现。但当M序列的阶数增加时，会因为D触发器的增加造成电路接线的复杂性，同时也会增加硬件成本。四川德铭电子科技有限公司的王德春给出了一种移存器型序列信号发生器逻辑控制电路（CN 03746433U），采用了3个D触发器并结合3个与门、1个或门来实现逻辑控制，本质上属于简单的3阶M序列信号发生器。当需要产生高阶M序列时，此种方法会带来连接复杂，成本高等问题。

此外，在很多应用场合，例如激励二阶线性定常系统时，常常需要M序列信号电平具有对称性。现今很多方法并没有给出M序列的变换电路；系统激励响应会丢掉很多有效信息，难以完全得到辨识系统特征参数。

发明内容

本发明的目的是提供一种新型M序列信号发生器，实现了新型8阶M序列信号的产生，变换和抬升，没有采用带存储器的处理器，不需要软件编程及代码下载，信号稳定，成本低廉，电路简单，方便实现。

本发明的上述技术目的是通过以下技术方案得以实现的：

一种新型M序列信号发生器，包括用于接收时钟脉冲信号并产生序列信号的移位寄存器及反馈电路、用于控制序列信号的电平变化以使序列信号电平对称的序列信号变换电路、用于抬升变换后序列信号幅值的电平抬升电路；

所述移位寄存器及反馈电路包括2片串联的4级移位寄存器，并通过异或门完成序列信号产生电路的逻辑控制。

更进一步的，移位寄存器及反馈电路包括2片74LS194芯片U1、U2，和1片74LS32芯片U3；

U3A、U3B、U3C分别为74LS32芯片中的3个二输入一输出异或门单元，引脚1，2对应U3A二个输入端，引脚4，5对应U3B二个输入端，引脚9，10对应U3C二个输入端，引脚3对应U3A一个输出端，引脚6对应U3B一个输出端，引脚8对应U3C一个输出端；

U3的引脚14为电源端，与直流电压源VCC连接，引脚7为电源参考地，与直流电压源VSS连接；U3A的输出端连接U1的右移串行数码SR段，二个输入端分别连接U3B，U3C的输出端；U3B的二个输入端分别连接U1的输出端QC、QD，U3C的二个输入端分别连接U1的输出端QB和U2的输出端QD；

U1,U2的1脚~CLR清零端与电源端子VCC连接，11脚CLK时钟脉冲输入端接时钟脉冲端子CP；9脚S0连接在一起后接电源端子VCC，10脚S1连接在一起后通过开关S1接地；

U1并行数据输入端A，C，D接地，B与电源端子VCC连接；2脚右移串行数码SR输入端接U3A输出端，7脚左移串行数码输入端SL悬空；12-14脚为并行数码输出端，其中14脚QB连接异或门U3B的一个输入端，13脚QC、12脚QD分别连接异或门U3C的两个输入端；

U2并行数据输入端A，B，C，D均接地，2脚右移串行数码SR输入端接U1的12脚QD输出端，7脚左移串行数码输入端SL悬空，12脚QD连接U3C的一个输入端。

更进一步的，所述序列信号变换电路包括用于完成序列电平变换的分压电路及差动比例运算电路。

更进一步的，序列变换电路包括运算放大器U4、U5及电阻R3、R4、R5、R6、R7、R8，运算放大器选择芯片LM318；引脚7为正电源引脚，连接直流电压源端子VDD，引脚4为另外一个电源引脚，连接直流电压源端子VEE；运算放大器U4的引脚2、3、6构成第一运算单元，其中引脚3、2为正、负输入端，引脚6为输出端；运算放大器U5的引脚2、3、6构成第二运算单元，其中引脚3、2为正、负输入端，引脚6为输出端；电阻R3一端与电源端子VCC连接，另一端与电阻R4连接；电阻R4一端连接电阻R3，另一端接电压源参考地；运算放大器U4引脚3与电阻R3和R4之间的连接端连接，将电阻R4的直流分压输入到运算放大器的第一单元正输入端，运算放大器U4的引脚2直接与其引脚6连接，构成电压跟随器；

移位寄存器及反馈电路输出端子M与电阻R6一端连接；电阻R6一端与M连接，另一端与电阻R7连接；电阻R7一端与R6连接，另一端接电压源参考地；输出端子M、电阻R6、R7构成分压电路；电阻R5一端与U5的引脚2连接，另一端与U4的引脚6连接；电阻R8跨接在U5的引脚6和2之间；

运算放大器U5的引脚3与电阻R6和R7之间的连接端连接；M序列信号变换后通过U5的引脚6输出，输出端子为MM；电阻R3、R4为对电压源进行分压，电阻R6和R8对移位寄存器及控制电路产生的M序列信号进行分压，然后利用运算放大器U5实现差动比例运算电路。

更进一步的，所述电平抬升电路包括用于将变换后M序列信号的幅值进行抬升的分压电路及同相比例电路。

更进一步的，电平抬升电路包括运算放大器U6，U7及电阻R9、R10、R11、R12、R13、R14，运算放大器选择芯片LM318；LM318引脚7为正电源引脚，连接直流电压源端子VCC，引脚4为另外一个电源引脚，连接直流电压源端子VEE；运算放大器U6的引脚2、3、6构成第一运算单元，其中引脚3、2为正、负输入端，引脚6为输出端；运算放大器U7的引脚2、3、6构成第二运算单元，其中引脚3、2为正、负输入端，引脚6为输出端；电阻R9一端与电源端子VCC连接，另一端与电阻R10连接；电阻R10一端连接电阻R9，另一端接电压源参考地；运算放大器U6引脚3与电阻R9和R10之间的连接端连接，将电阻R10的直流分压输入到运算放大器的第一单元正输入端，运算放大器U6的引脚2直接与其引脚6连接，构成电压跟随器；序列变换电路输出端子MM与电阻R11一端连接；电阻R11一端与MM连接，另一端与运算放大器U7引脚3连接；电阻R12一端与运算放大器U6引脚6连接，另一端与运算放大器U7引脚3连接；电阻R14一端与运算放大器U7引脚6连接，另一端与电阻R13连接，R13远离R14的一端接电压源参考地，电阻R13将直流分压输入到运算放大器U7的负输入端；运算放大器U7实现同向求和电路。

综上所述，本发明具有以下有益效果：

本发明由移位寄存器、异或门、运算放大器组成，通过反馈电路对前级移位寄存器进行控制，实现了新型8阶M序列信号的产生，变换和抬升，没有采用带存储器的处理器，不需要软件编程及代码下载，信号稳定，成本低廉，电路简单，方便实现。

附图说明

图1是本发明提供的一种新型M序列信号发生器的电路结构图；

图2是本发明中8级M序列发生器的原理方框图；

图3是本发明提供的一种新型M序列信号发生器中移位寄存器及反馈电路部分的电路结构图；

图4是本发明提供的一种新型M序列信号发生器中序列变换电路部分的电路结构图；

图5是本发明提供的一种新型M序列信号发生器中电平抬升电路部分的电路结构图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步说明，本实施例不构成对本发明的限制。

如图1所示，本发明揭示了一种新型M序列信号发生器，包括用于接收时钟脉冲信号并产生M序列信号的移位寄存器及反馈电路、用于控制M序列信号的电平变化以使M序列信号电平对称的M序列信号变换电路、用于抬升变换后M序列信号幅值的电平抬升电路；

如图2所示，8阶M序列周期为255，要求M序列发生器的特征多项式必须是8次本原多项式，通过查表得到其本原多项式为x8+x4+x3+x2+1，即第8，4，3，2级参与反馈经异或后送入第1级。

如图3所示，移位寄存器及反馈电路包括2片串联的4级移位寄存器，并通过异或门完成序列信号产生电路的逻辑控制。具体地，移位寄存器及反馈电路包括2片74LS194芯片，对应标号为U1、U2；1片74LS32芯片，对应标号为U3；

如图3所示，在本发明专利中，采用异或门实现线性模2的运算功能；所以在设计中，根据8阶M序列发生器的反馈特征多项式f(x)=x8+x4+x3+x2+1,采用了1片4单元二输入一输出异或门74ls32芯片，保障信号发生器的功能。芯片74LS32有14脚，有4个相同单元的二输入一输出异或门。

如图3所示，芯片74LS32中U3A，U3B，U3C分别为1片74LS32芯片中的3个二输入一输出异或门单元。引脚1，2对应U3A二个输入端，引脚4，5对应U3B二个输入端，引脚9，10对应U3C二个输入端，引脚3对应U3A一个输出端，引脚6对应U3B一个输出端，引脚8对应U3C一个输出端，引脚1，2，3对应构成第一个二输入一输出的异或门逻辑，引脚4，5，6构成第二个二输入一输出的异或门逻辑，引脚8，9，10构成第三个二输入一输出的异或门逻辑。U3的引脚14为电源端，与直流电压源VCC连接，引脚7为电源参考地，与直流电压源VSS连接（未在图中示出）。U3A的输出端连接U1的右移串行数码SR段，二个输入端分别连接U3B，U3C的输出端。U3B的二个输入端分别连接U1的输出端QC、QD，U3C的二个输入端分别连接U1的输出端QB和U2的输出端QD。

如图3所示，芯片74LS194是一种典型的中规模集成移位寄存器，由4个RS触发器和若干门电路构成，它是4级双向移位寄存器，是一种功能很强的通用寄存器，有16个引脚，一片74ls194集成4个D触发器，通过前后级联多片74ls194可以产生多阶M序列信号，本发明级联2片74ls194产生8阶M序列信号。

如图3所示，本发明专利采用2片74ls194扩展成一个8位的移位寄存器，极大程度上简化了电路连接线路。其中U1,U2的1脚~CLR清零端与电源端子VCC连接，11脚CLK时钟脉冲输入端接时钟脉冲端子CP。9脚S0连接在一起后接电源端子VCC，10脚S1连接在一起后通过开关S1接地。图3中，没有给出电源的连接，但并不影响本发明专利的实现。

如图3所示，U1并行数据输入端A，C，D接地，B与电源端子VCC连接；2脚右移串行数码SR输入端接U3A输出端，7脚左移串行数码输入端SL悬空。12-14脚为并行数码输出端，其中14脚QB连接异或门U3B的一个输入端，13脚QC、12脚QD分别连接异或门U3C的两个输入端；

U2并行数据输入端A，B，C，D均接地，2脚右移串行数码SR输入端接U1的12脚QD输出端，7脚左移串行数码输入端SL悬空，12脚QD连接U3C的一个输入端。

如图3所示，为了使电路启动,可以断开开关S1，将74ls194的工作方式控制端S1置高电平，这时S1和S0均为高电平，即S1S0＝11,74ls194处于置数状态，把输入端的初始状态01000000置到输出端；然后再闭合开关S1，使74ls194的工作方式控制端S1处于低电平状态；这时工作方式控制端S1与S0分别为低电平和高电平，即S1S0＝01，74ls194处于右移状态，在时钟作用下通过不断移位产生m序列。此外，两块芯片的输出端均有输出，故示波器可连接在任意一个端口作为串行输出端来检测m序列的产生与否。

如图4所示，M序列信号变换电路包括用于完成序列电平变换的分压电路及差动比例运算电路。由于M序列的移位寄存器采用了+5V供电，输出的M序列信号的幅度为高电平+5V，低电平为0。本发明专利通过分压电路及差动比例运算电路完成序列电平的变换，通过调节电路电阻就可以将M序列信号变化为幅值为+aV和-aV的新序列信号。

具体地，M序列变换电路包括运算放大器U4、U5及电阻R3、R4、R5、R6、R7、R8，运算放大器选择芯片LM318；LM318有14个引脚，其中引脚7为正电源引脚，连接直流电压源端子VDD，引脚4为另外一个电源引脚，连接直流电压源端子VEE。运算放大器U4的引脚2、3、6构成第一运算单元，其中引脚3、2为正、负输入端，引脚6为输出端。运算放大器U5的引脚2、3、6构成第二运算单元，其中引脚3、2为正、负输入端，引脚6为输出端。电阻R3一端与电源端子VCC连接，另一端与电阻R4连接。电阻R4一端连接电阻R3，另一端接电压源参考地。运算放大器U4引脚3与电阻R3和R4之间的连接端连接，将电阻R4的直流分压输入到运算放大器的第一单元正输入端，运算放大器U4的引脚2直接与其引脚6连接，构成电压跟随器。

如图4所示，移位寄存器及反馈电路输出端子M与电阻R6一端连接；电阻R6一端与M连接，另一端与电阻R7连接；电阻R7一端与R6连接，另一端接电压源参考地；输出端子M、电阻R6、R7构成分压电路；电阻R5一端与U5的引脚2连接，另一端与U4的引脚6连接；电阻R8跨接在U5的引脚6和2之间；

如图4所示，运算放大器U5的引脚3与电阻R6和R7之间的连接端连接；M序列信号变换后通过U5的引脚6输出，输出端子为MM；电阻R3、R4为对电压源进行分压，为了更好的匹配阻抗，采用了U4的电压跟随器。电阻R6和R8对移位寄存器及控制电路产生的M序列信号进行分压，然后利用运算放大器U5实现差动比例运算电路。调节R3、R4、R5、R6、R7、R8就可以改变输出M序列信号的幅值a，根据设计需要调整电阻值。

如图5所示，由于M序列的应用常常需要单片机等数字处理器来完成，本发明专利通过电平抬升电路将变换后M序列信号的幅值抬升。电平抬升电路包括用于将变换后M序列信号的幅值进行抬升的分压电路及同相比例电路。

具体地，电平抬升电路包括运算放大器U6，U7及电阻R9、R10、R11、R12、R13、R14，运算放大器选择芯片LM318；LM318引脚7为正电源引脚，连接直流电压源端子VCC，引脚4为另外一个电源引脚，连接直流电压源端子VEE。运算放大器U6的引脚2、3、6构成第一运算单元，其中引脚3、2为正、负输入端，引脚6为输出端。运算放大器U7的引脚2、3、6构成第二运算单元，其中引脚3、2为正、负输入端，引脚6为输出端。电阻R9一端与电源端子VCC连接，另一端与电阻R10连接。电阻R10一端连接电阻R9，另一端接电压源参考地。运算放大器U6引脚3与电阻R9和R10之间的连接端连接，将电阻R10的直流分压输入到运算放大器的第一单元正输入端，运算放大器U6的引脚2直接与其引脚6连接，构成电压跟随器。序列变换电路输出端子MM与电阻R11一端连接。电阻R11一端与MM连接，另一端与运算放大器U7引脚3连接。电阻R12一端与运算放大器U6引脚6连接，另一端与运算放大器U7引脚3连接。电阻R14一端与运算放大器U7引脚6连接，另一端与电阻R13连接，R13远离R14的一端接电压源参考地，电阻R13将直流分压输入到运算放大器U7的负输入端。运算放大器U7实现同向求和电路。调节R9、R10、R11、R12、R13就可以改变输出抬升后M序列信号的高低电压值，可根据设计需要调整电阻值。

本发明没有采用FPGA、单片机等带有存储器的软件方式来产生序列信号，而采用全硬件实现序列信号的产生和变换。主要原理是通过移位寄存器结合逻辑门电路来实现序列高低电平的序列信号输出；通过串联电阻分压和差动比例运算器实现序列信号从+VCC和地到+aV到-aV电压的转换（a为调整后的序列信号幅值）；再通过串联电阻分压和同向求和运算器实现序列信号幅值的抬升；不需要编制软件程序和下载，电路简化，实现方便，造价成本低。

以上所述，仅是本发明的较佳实施例而已，不用于限制本发明，本领域技术人员可以在本发明的实质和保护范围内，对本发明做出各种修改或等同替换，这种修改或等同替换也应视为落在本发明技术方案的保护范围内。