阅读说明：本技术 一种基于fpga的时钟管理的冗余系统及方法 (A kind of redundant system and method for the Clock management based on FPGA ) 是由 汪彦刚 黄新俊 宋振声 刘源 于 2019-08-30 设计创作，主要内容包括：本发明涉及一种基于FPGA的时钟管理的冗余系统,包括时钟管理模块和时钟选择模块,所述时钟管理模块和时钟选择模块相连,所述时钟管理模块用于当输入时钟稳定时,锁相环持续向时钟选择模块输出时钟锁定的高脉冲信号,所述时钟选择模块用于快速切换失锁时钟,输出锁定时钟以保障输出连续。本发明的一种基于FPGA的时钟管理的冗余系统及方法通过时钟选择模块的n级选择器单元将输入的多路时钟进行判断有效并选择输出,使得当某一路时钟信号断开时,系统能够快速的切换其他路时钟作为输出时钟,以保证输出连续性,也保障了系统的稳定性。(The present invention relates to a kind of redundant systems of Clock management based on FPGA, including Clock management module and clock selection module, the Clock management module is connected with clock selection module, the Clock management module is used for when input clock is stablized, phaselocked loop continues the high pulse signal to clock selection module output clock lock, the clock selection module is for being switched fast losing lock clock, and output locking clock is to ensure that output is continuous.The multipath clock of input judge effectively and selects to export by the redundant system and method for a kind of Clock management based on FPGA of the invention by the n grade selector unit of clock selection module, so that when clock signal disconnects all the way for certain, system can quickly switch other road clocks as output clock, to guarantee output continuity, the stability of system has also been ensured.)

一种基于FPGA的时钟管理的冗余系统及方法

技术领域

本发明涉及时钟管理技术领域，具体涉及一种基于FPGA的时钟管理的冗余系统及方法。

背景技术

针对多路视频拼接技术领域，为保证输入视频流与输出视频流速率的严格匹配，通常会使用输入视频流随入像素时钟作为输出视频的驱动时钟。假如不采用输入视频流随入像素时钟而选用本地与上述时钟同频的时钟作为输出视频驱动时钟的话，会因为两者时钟相位上的偏差和频率上的细小差距导致最终输入和输出视频不连续的情况，影响系统的整体稳定性。

本发明一种基于FPGA的多路时钟选择器，在多路视频流输入时，假如系统使用的是第一路视频随入像素时钟作为输出视频的驱动时钟，当这一路视频流断开时，随入像素时钟也会随即断开，因此系统需要快速的切换其他路视频随入像素时钟时钟作为输出视频驱动时钟以保证输出连续性，也保障了系统的稳定性。

发明内容

本发明所要解决的技术问题是提供一种基于FPGA的时钟管理的冗余系统及方法来解决现有技术的时钟系统中输入和输出视频不连续而影响整体稳定性的问题。

为解决以上技术问题，本发明是技术方案是：提供一种基于FPGA的时钟管理的冗余系统，其创新点在于：包括时钟管理模块和时钟选择模块，时钟管理模块和时钟选择模块相连，所述时钟管理模块用于当输入时钟稳定时，锁相环持续向时钟选择模块输出时钟锁定的高脉冲信号，所述时钟选择模块用于快速切换失锁时钟，输出锁定时钟以保障输出连续。

进一步的，所述时钟管理模块和时钟选择模块均采用FPGA实现。

进一步的，所述时钟选择模块包括一个控制总线和n级时钟时钟选择器单元，所述控制总线位宽为2^n-1bit，第一级时钟选择器单元包括2^n-1个选择器，第二级时钟选择器单元包括2^n-2个选择器，第三级时钟选择器单元包括2^n-3个选择器，……，第n-1时钟选择器单元包括2^n-(n-1)个选择器，第n级时钟选择器单元包括2^n-n个选择器，每一所述时钟选择器单元中，每两个选择器的输出端均对应连接下一级时钟选择器单元内的一个选择器输入端，通过每一个选择器将输入选择器的两个时钟信号选择一个输出，第n级时钟选择器单元的输出端作为时钟选择模块的输出端输出信号。

进一步的，所述选择器包括4个端口，端口a和端口b为时钟输入端口，端口c为时钟输出端口，端口d为时钟选择的控制端口，所述端口d和控制总线连通，用于通过控制总线对选择器的两路时钟输入作二选一控制输出。

为解决以上技术问题，本发明还提供一种基于FPGA的时钟管理的冗余方法，其创新点在于：具体包括以下步骤：

(1)外界向时钟管理模块输入2ⁿ路时钟信号，时钟管理模块将2ⁿ路时钟信号传输给时钟选择模块，同时通过控制总线向时钟选择模块输出每一路时钟信号的锁定信号；

(2)时钟管理模块将2ⁿ路初始时钟信号传输给时钟选择模块的第一级时钟选择器单元，其中，每两路初始时钟信号分别通过端口a和端口b输入到一个选择器内，第一级时钟选择器单元的选择器个数为2^n-1，并通过控制总线控制每一个选择器选择其中一路时钟信号从端口c输出；

(3)将第一级时钟选择器单元的每两个输出均传输至第二级时钟选择器单元的一个选择器内，即所述第一级时钟选择器单元的每两个输出分别从第二级时钟选择器单元的选择器的端口a和端口b输入，所述第二级时钟选择器单元的选择器个数为2^n-2；

(4)第二级时钟选择器单元至第n-1级时钟选择器单元的时钟信号选择方法与第一级时钟选择器单元的时钟信号选择方法相同，通过步骤(2)-(3)推理得到；

(5)第n级时钟选择器单元的选择器个数为2^n-n＝1，将第n-1级时钟选择器单元输出的两路时钟信号通过端口a和端口b输入第n级时钟选择器单元的选择器，通过控制总线选择其中一路时钟信号作为系统输出。

进一步的，所述步骤(2)中选择器通过控制总线控制选择输出其中一路时钟信号的方法为：将传输各路时钟信号的时钟锁定信号的控制总线连接至时钟选择器单元的d端口，通过端口d输入的时钟锁定信号对端口a输入的时钟信号进行判断是否有效，若端口a对应的时钟信号有效，侧从端口c输出端口a对应的时钟信号；若端口a对应的时钟信号无效，则端口c输出端口b对应的时钟信号，输出端口a或者端口b的同时，对应的锁定信号并行传输至下一级时钟选择器单元。

进一步的，对端口a对应的时钟信号进行判断是否有效的方法为：当端口d输入值为逻辑“1”时，则端口a对应的时钟信号有效，端口c输出的是端口a输入的时钟信号；当端口d输入值为逻辑“0”时，则端口a对应的时钟信号无效，端口c输出的是端口b输入的时钟信号。

进一步的，在每一所述选择器选择时钟信号输出时的优先级为先通过控制总线判断端口a对应的时钟信号是否有效，再判断输出端口a还是输出端口b对应的时钟信号。

进一步的，所述步骤(2)中的每一所述的选择器的时钟锁定信号由输入该选择器的所有原始时钟信号的锁定信号做逻辑或运算得到。

本发明和现有技术相比，产生的有益效果为：

本发明的一种基于FPGA的时钟管理的冗余系统及方法通过时钟选择模块的n级选择器单元将输入的多路时钟进行判断有效并选择输出，使得当某一路时钟信号断开时，系统能够快速的切换其他路时钟作为输出时钟，以保证输出连续性，也保障了系统的稳定性。

附图说明

为了更清晰地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的一种基于FPGA的时钟管理的冗余系统的系统框图。

图2为图1中的时钟选择模块的系统结构图。

图3为图1中的时钟选择模块功能示意图。

图4为本发明的一种基于FPGA的时钟管理的冗余系统中2³路时钟输入的结构图。

具体实施方式

下面将通过具体实施方式对本发明的技术方案进行清楚、完整地描述。

本发明提供一种基于FPGA的时钟管理的冗余系统，其系统框图如图1所示，包括时钟管理模块和时钟选择模块，时钟管理模块和时钟选择模块相连，所述时钟管理模块用于当输入时钟稳定时，锁相环持续向时钟选择模块输出时钟锁定的高脉冲信号，所述时钟选择模块用于快速切换失锁时钟，输出锁定时钟以保障输出连续，其中，时钟管理模块和时钟选择模块均采用FPGA实现。

本发明的时钟选择模块的具体结构如图2所示，包括一个控制总线和n级时钟时钟选择器单元，控制总线位宽为2^n-1bit，第一级时钟选择器单元包括2^n-1个选择器，第二级时钟选择器单元包括2^n-2个选择器，第三级时钟选择器单元包括2^n-3个选择器，……，第n-1时钟选择器单元包括2^n-(n-1)个选择器，第n级时钟选择器单元包括2^n-n个选择器，每一所述时钟选择器单元中，每两个选择器的输出端均对应连接下一级时钟选择器单元内的一个选择器输入端，通过每一个选择器将输入选择器的两个时钟信号选择一个输出，第n级时钟选择器单元的输出端作为时钟选择模块的输出端输出信号。

本发明的每一个选择器包括4个端口，端口a和端口b为时钟输入端口，端口c为时钟输出端口，端口d为时钟选择的控制端口，所述端口d和控制总线连通，用于通过控制总线对选择器的两路时钟输入作二选一控制输出。

本发明还提供一种基于FPGA的时钟管理的冗余方法，其创新点在于：具体包括以下步骤：

(1)外界向时钟管理模块输入2ⁿ路时钟信号，时钟管理模块将2ⁿ路时钟信号传输给时钟选择模块，同时通过控制总线向时钟选择模块输出每一路时钟信号的锁定信号；

(2)时钟管理模块将2ⁿ路初始时钟信号传输给时钟选择模块的第一级时钟选择器单元，其中，每两路初始时钟信号分别通过端口a和端口b输入到一个选择器内，第一级时钟选择器单元的选择器个数为2^n-1，并通过控制总线控制每一个选择器选择其中一路时钟信号从端口c输出，每一所述的选择器的时钟锁定信号由输入该选择器的所有原始时钟信号的锁定信号做逻辑或运算得到。其中，选择器通过控制总线控制选择输出其中一路时钟信号的方法为：将传输各路时钟信号的时钟锁定信号的控制总线连接至时钟选择器单元的d端口，通过端口d输入的时钟锁定信号对端口a输入的时钟信号进行判断是否有效，若端口a对应的时钟信号有效，侧从端口c输出端口a对应的时钟信号；若端口a对应的时钟信号无效，则端口c输出端口b对应的时钟信号，输出端口a或者端口b的同时，对应的锁定信号并行传输至下一级时钟选择器单元。

判断端口a对应的时钟信号是否有效的方法为：当端口d输入值为逻辑“1”时，则端口a对应的时钟信号有效，端口c输出的是端口a输入的时钟信号；当端口d输入值为逻辑“0”时，则端口a对应的时钟信号无效，端口c输出的是端口b输入的时钟信号。

本发明的冗余方法在每一所述选择器选择时钟信号输出时的优先级如图3所示，先通过控制总线判断端口a对应的时钟信号是否有效，再判断输出端口a还是输出端口b对应的时钟信号。

(3)将第一级时钟选择器单元的每两个输出均传输至第二级时钟选择器单元的一个选择器内，即所述第一级时钟选择器单元的每两个输出分别从第二级时钟选择器单元的选择器的端口a和端口b输入，所述第二级时钟选择器单元的选择器个数为2^n-2；

(4)第二级时钟选择器单元至第n-1级时钟选择器单元的时钟信号选择方法与第一级时钟选择器单元的时钟信号选择方法相同，通过步骤(2)-(3)推理得到；

(5)第n级时钟选择器单元的选择器个数为2^n-n＝1，将第n-1级时钟选择器单元输出的两路时钟信号通过端口a和端口b输入第n级时钟选择器单元的选择器，通过控制总线选择其中一路时钟信号作为系统输出。

本发明以2³路时钟输入为例，对本发明的一种基于FPGA的时钟管理的冗余系统及方法进行描述，如图4所示，设有三级时钟选择器单元，其中第一级时钟选择器单元包含的选择器的个数为2^3-1，第二级时钟选择器单元包含的选择器的个数为2^3-2，第三级时钟选择器单元包含的选择器的个数为2^3-3，选择器总数为2³-1个，每个选择器仅可作时钟二选一使用。

第一级时钟选择器单元的四个选择器的时钟锁定信号分别表示为CLK_OUT_SEL[1]、CLK_OUT_SEL[2]、CLK_OUT_SEL[3]和CLK_OUT_SEL[4]，第二级时钟选择器单元的二个选择器的时钟锁定信号分别表示为CLK_OUT_SEL[5]和CLK_OUT_SEL[6]，第三级时钟选择器单元的一个选择器的时钟锁定信号表示为CLK_OUT_SEL[7]。锁定信号分别为CLK_OUT_SEL[1]和CLK_OUT_SEL[2]的两个选择器的输出端均连接锁定信号为CLK_OUT_SEL[5]的选择器输入端的端口a和端口b，则CLK_OUT_SEL[5]＝CLK_OUT_SEL[1]||CLK_OUT_SEL[2]；锁定信号分别为CLK_OUT_SEL[3]和CLK_OUT_SEL[4]的两个选择器的输出端分别连接锁定信号为CLK_OUT_SEL[6]的选择器的输入端的端口a和端口b，则锁定信号CLK_OUT_SEL[6]＝CLK_OUT_SEL[3]||CLK_OUT_SEL[4]；锁定信号分别为CLK_OUT_SEL[5]和CLK_OUT_SEL[6]的两个选择器的输出端均连接锁定信号为CLK_OUT_SEL[7]的选择器的输入端的端口a和端口b，则锁定信号CLK_OUT_SEL[7]＝CLK_OUT_SEL[5]||CLK_OUT_SEL[6]＝CLK_OUT_SEL[1]||CLK_OUT_SEL[2]||CLK_OUT_SEL[3]||CLK_OUT_SEL[4]。

上面所述的实施例仅仅是本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定，在不脱离本发明设计构思的前提下，本领域中普通工程技术人员对本发明的技术方案作出的各种变型和改进均应落入本发明的保护范围，本发明的请求保护的技术内容，已经全部记载在技术要求书中。