具体实施方式

图1示出了可用于例如处理来自音频源(例如，麦克风)的电信号的ADC100的示例性示意图。在该示例中，ADC 100包括可编程增益放大器(PGA)102、Δ-Σ调制器104、级联积分梳状滤波器(CIC)抽取器106、抽取滤波器112、可编程高通滤波器114、增益比例系数粗调116、增益比例系数细调118、可编程双二次滤波器(biquads)120、数字混频器122、音量控制124和动态范围增强(DRE)电路110。抽取滤波器112、可编程高通滤波器114、增益比例系数粗调116、增益比例系数细调118、可编程双二次滤波器120、数字混频器122、音量控制124均包括数字信号链。PGA 102包括接收待由ADC 100转换至数字信号的模拟信号(例如，音频信号)的输入。PGA 102的增益是可编程的。在一项实施中，例如，PGA 102的增益可以被编程为处于单位增益(零DB)以0.5dB的增量至60dB的上限增益设置的范围内(即，0dB、0.5dB、1dB、1.5dB等)。

该示例中的模数转换过程使用了Δ-Σ调制器104。Δ-Σ调制器104的输出被提供至CIC抽取器106的输入。CIC抽取器106降低Δ-Σ调制器104的数据输出率，从而减小后续数字逻辑的功率消耗。来自CIC抽取器106的输出信号用x(n)表示。信号x(n)被DRE电路110修改并被提供至抽取滤波器112，该抽取滤波器继续使过采样数据率降低至输出信号的期望奈奎斯特(Nyquist)抽样率。可编程高通滤波器114包括去除信号的DC分量的数字滤波器。根据由增益比例系数粗调116和增益比例系数细调118实现的增益设置修改来自可编程高通滤波器114的滤波信号。总体增益比例系数补偿了模拟输入信号和/或麦克风之间的任何增益偏差。可编程双二次滤波器120向用户提供定制的频域整形。数字混频器122通过将同一输入馈送至多个信道并且同等地对它们求和，提供将多个信道组合成单个输出或改善输入信号的信噪比(SNR)的能力。最终，音量控制124提供对输出信号电平的精细控制。PGA102、Δ-Σ调制器104、CIC抽取器106、抽取滤波器112、滤波器114、增益比例系数调节116和118、可编程双二次滤波器120、数字混频器122和音量控制124均包括通过ADC 100的模拟信号的信号路径，以将模拟信号转换成数字信号。

DRE电路110包括CIC预处理器130、DRE高通滤波器132、绝对值生成器134、dB转换器136、增益计算器138、电平计算器139、平均器140、群延迟补偿器142和对数至线性转换器144。DRE电路110通过将针对阈值电平以下的信号电平(x(n))的PGA 102的增益增加并且然后使滤波信号数字衰减与PGA 102的增益相同的幅值，来提高Δ-Σ调制器的动态范围。例如，如果PGA 102待由DRE电路110编程﹢24dB的增益，则﹣24dB的衰减将被施加至数字滤波信号。结果，信号链将会使单位增益实现为其输入与输出之间。在一项实施中，信号链的增益可以为单位增益以外的增益(例如，大于单位增益)，并且无论总体增益为单位增益或是不同的增益系数，本文所述的增益增加和后续的衰减都将保持总的信道增益不变。通过针对低电平输入信号增加PGA 102的增益，信号电平被升高至Δ-Σ调制器104的输入参考噪音电平之上。由此，Δ-Σ调制器104将会以其他方式将低电平输入信号转换为具有较低噪声的数字码，这允许使用较低性能(例如，较高噪声)、较低成本的Δ-Σ调制器104，同时保持更加昂贵的Δ-Σ调制器的高动态范围。

DRE电路110的CIC预处理器130接收x(n)作为输入信号。在一项示例性实施中，CIC预处理器130对若干CIC输出样本取平均，并且去除先前施加的PGA增益。CIC预处理器130在至少一个示例中实现以下逻辑：

其中，invPGAagain是逆PGA增益，并且N是一起取平均的CIC输出的数量。这降低了DRE的功率消耗并且由输入电平的估计消平任何快速改变的信号。

来自CIC预处理器130的处理信号被提供至DRE高通滤波器132，该DRE高通滤波器去除DC偏差以对输入信号电平进行精确计算。在一个示例中，DRE高通滤波器132由以下给出：

h(n)＝b₁g(n)+b₂g(n-1)-a₂h(n-1) (2)

其中，h(n)是来自滤波器132的当前输出值，b₁、b₂和a₂是滤波器系数，g(n)是到滤波器的当前输入值，g(n-1)是到滤波器132的前一输入值，并且h(n-1)是来自滤波器132的前一输出值。在一个示例中，DRE高通滤波器132具有4Hz的3-dB拐角。

来自DRE高通滤波器132的滤波输出h(n)被提供至绝对值生成器134，该绝对值生成器输出滤波器输出的绝对值。dB转换器136将来自绝对值生成器134的输出从线性值转换至dB值h_dB(n)。dB转换器136的输出h_dB(n)是：

h_dB(n)＝20*log₁₀(|h(n)|) (3)

在一个示例中，dB转换器136包括查找表(LUT)，该LUT将输入信号h(n)映射至输出dB值h_dB(n)以降低dB转换的功率消耗。dB转换器136的输出被提供至增益计算器138。

在该示例中，利用用于处理输入值h_dB(n)的参数对增益计算器138进行编程以生成输出值y_dB(n)。由增益计算器138使用的参数包括例如攻击值150、Max Gain(最大增益)值151、保持值152、阈值值153和释放值154。在一个示例中，增益计算器138计算y_dB(n)如下：

当输入值大于阈值时，增益计算器的输出值y_dB(n)因而等于输入值h_dB(n)，意味着应将PGA 102编程为单位增益(0dB)。如果输入值h_dB(n)小于阈值但又大于阈值减去编程的Max Gain值(MaxGain)，则应使来自增益计算器138的输出信号电平保持在阈值的值。如果输入低于阈值-MaxGain，则增益计算器的输出将被计算为h_dB(n)+MaxGain。

来自增益计算器138的计算输出y_dB(n)被提供至电平计算器139，该电平计算器计算：

y_L(n)＝h_dB(n)-y_dB(n) (5)

负值y_L(n)是应是为PGA 102设置的增益值。

来自电平计算器130的输出y_L(n)被提供至平均器140，该平均器实现多种平滑化技术中的任一种以避免PGA的输出信号电平中的干扰(例如，突然断连)。平均器140的输出用于为PGA 103编程增益设置。在一项实施中，平均器140实现平滑解耦平均化技术(SmoothDecoupled averaging technique)，该技术在到平均器140的输入大于阈值并不断增加的情况下使用攻击值150，或者在到平均器140的输入相对较低的情况下使用释放值154。攻击率可以不同于释放率。平滑解耦技术的一项实施如下：

Z_G(n)＝Release*Z_G(n-1)+(1-Release)*y_L(n) (6)

公式(6)和公式(7)将攻击和释放之间变化期间的输出信号的断连和失真最小化。Attack(攻击)和Release(释放)可以是相同值或不同值。实际上，攻击率比释放率小(并且有时候显著更小)以防止信号在输入信号快速增大时在Δ-Σ调制器中缩剪。releaseHold(释放保持)值、attackHold(攻击保持)值和滞后(hysteresis)值防止在输入信号不断从高电平切换至低电平(或者反之亦然)时输出信号的伪影。释放计数(releaseCount)是攻击后出现的连续释放次数。类似地，攻击计数(attackCount)是释放后出现的连续攻击次数。当攻击紧接释放或者释放紧接攻击时，攻击计数和释放计数被清零。滞后是在算法不响应改变时信号电平从前一状态围绕阈值的改变量。这允许输入信号跨阈值电平来回交叉，而不会导致由于DRE增益开关的不断切换引起的输出失真。

在其他实施中，平均器140实现加权指数移动平均(WEMA)或平滑分枝。WEMA的示例性实施包括将输出z_L(n)值计算为以下的平均器：

z_L(n)＝Release*z_G(n-1)+(1-Attack)*y_L(n) (8)

平滑分枝的示例性实施包括将Z_L(n)计算为以下的平均器140：

其中，以类似于平滑解耦技术的方式定义滞后和释放计数。

如上所述，能够操作DRE电路110以针对低于阈值的信号电平(x(n))增加PGA 102的增益，并且致使由数字滤波器实现对应量的衰减，以使PGA 102的增益增加和数字滤波器中的衰减的净效果互相抵消，并且由ADC 100的信号链实现的净增益为0dB。响应于信号y_dB(n)高于阈值，PGA 102被设置为单位增益。

图2示出到增益计算器138的输入(h(dB))与被计算为编程到PGA102中的增益设置以及被编程到数字滤波器中的对应衰减之间的关系。在高于阈值(Threshold)153的输入信号电平处，PGA 102的增益被设置为单位增益(0dB)。然而，在低于阈值153的输入信号电平处，到PGA 102的增益随着输入信号电平减小而增加。增益随着输入信号减小而增加，直至增益设置达到编程的Max Gain值151。在输入信号进一步减小时，PGA 102的增益设置保持在Max Gain 151。图2还示出逆衰减被施加于数字后端。因而，在大于阈值153的信号电平处，单位增益被施加至数字后端，而对于低于阈值153并且不断增大的输入信号，衰减被施加至数字后端，以抗衡被编程到PGA102中的增益设置，从而保持通过整个信号链的单位增益。

图3示出针对h_dB(n)的范围被编程到PGA 102中的增益的效果。对于高于阈值的h_dB(n)，单位增益被编程到PGA 102中，并且因而PGA的输出追随其输入(即，PGA输出信号电平等于输入信号电平)。对于低于阈值的h_dB(n)，PGA的增益被增加至单位增益以上以使PGA输出保持在等于阈值的恒定电平，直至达到Max Gain。

回头参考图1，由平均器142向PGA 102提供的增益设置还被提供至群延迟补偿器142。群延迟补偿器142包括一个或更多个延迟元件，以延迟向数字后端施加对应的衰减值，从而导致通过信号链的延迟，信号链包括PGA 102、Δ-Σ调制器104和CIC抽取器106以及针对每个信道的DRE的处理元件。群延迟补偿器因此致使将逆衰减施加到数字后端中，以与由PGA 102、Δ-Σ调制器104和CIC抽取器106的输出施加的采样一致。来自群延迟补偿器142的延迟衰减值被提供至对数至线性转换器144，该对数至线性转换器将衰减dB值转换至被施加至DRE数字增益元件146的线性值。在一个示例中，对数至线性转换器144包括查找表，该查找表将dB衰减值映射至对应的线性值以降低系统的功率消耗。

在图1中，DRE信号电平估计出现在Δ-Σ调制器106与数字滤波器之间。在其他实施中，DRE电路110可以耦合至数字滤波器的输出(例如，抽取滤波器112的输出)。

图4提供了例示DRE电路110的益处的示例。图4示出了麦克风402、PGA 404、Δ-Σ制器406和数字滤波器408。跨越附图顶部的值集合410、412、414、416、418和420表示沿信号链的各个点处的SNR、噪声等的示例值。如410的示例所示，麦克风402具有70dB的SNR、相对于2Vrms的均方根电压的114dB的动态范围、和4微伏rms(4μVrms)的输出噪声值。值412例示：PGA 404具有相对于2Vrms的12dB的SNR，针对0dB的增益设置，并且具有2μVrms的输入参考噪声值。PGA 414的输出处的均方根噪声在404处被示出为4.47μVrms，并且为4μVrms麦克风输出噪声和2μVrms输入参考噪声的均方根。在该示例中，Δ-Σ调制器406相对于2Vrms具有108dB的SNR值，并且增加7.96μVrms的噪声。PGA的输出4.47Vrms和Δ-Σ调制器的7.96μVrms的均方根在418处被计算为9.13μVrms。附图标号420示出：最终输出噪声因而为9.13μVrms。因此，由于PGA 404、Δ-Σ调制器406和数字滤波器408的信号路径引起的动态范围劣化为20xlog(9.13μVrms/4μVrms)＝7.17dB。由此，若是没有得益于DRE电路110的话，ADC的动态范围将为114dB-7.17dB＝106.83dB。

如图4所示，DRE电路110基于来自Δ-Σ调制器406的输出信号调节PGA 404的增益。底部值集合430、432、434、436和438例示了DRE电路110的效果。在该示例中对增益的调节在430处被示出为﹢24dB的增益设置。在412处，PGA 404被设置0dB的增益，但是在430处，由于Δ-Σ调制器输出低于阈值，所以PGA的增益被设置为﹢24dB。数字滤波器408被设置针对如438处所示的﹣24dB的对应衰减。PGA的输入参考噪声仍为2μVrms(430)，但是PGA 404的输出处的均方根噪声在432处被示出为70.88μVrms，其为4μVrms麦克风输出噪声和2μVrmsPGA输入参考噪声的均方根，施加的增益为24dB。如434处所示，Δ-Σ调制器406的噪声相同，为7.96μVrms。因而，Δ-Σ调制器406的输出处的组合均方根噪声为71.31μVrms，如434处所示。附图标号438示出：在通过数字滤波器408施加24dB的衰减之后，最终的输出噪声为4.50μVrms。因而，由于PGA 404、Δ-Σ调制器406和数字滤波器408的信号路径引起的动态范围劣化为20xlog(4.50μVrms/4μVrms)＝1.02dB。由此，得益于DRE电路110，ADC的动态范围将为114dB-1.02dB＝112.98dB，这一动态范围显著高于没有DRE电路110的情况下将得到的106.83dB。

在这些示例中，对PGA 102的增益的修改均基于输入信号的幅值。如上文所述，输入信号的rms幅值被确定并用于设置PGA的增益。在另一示例中，输入信号的平均值可以被确定并用于设置PGA的增益。在又一示例中，输入信号的峰值可以被确定并用于设置PGA的增益。在上述示例中基于Δ-Σ调制器406的输出确定输入信号电平。在另一示例中，可以使用来自数字滤波器408的输出信号确定信号电平。更进一步地，在图1和图4中示出基于Δ-Σ调制器的ADC。在其他实施中，使用除基于Δ-Σ调制器的架构之外的ADC。例如，可以使用基于逐次逼近寄存器(SAR)的ADC。

图5将图1的ADC 100的例示性实施示出为ADC 500。该示例中的ADC 500提供多个输入信道(模拟输入1、模拟输入2、模拟输入3、…、模拟输入N)。为每个模拟输入信道提供了PGA 102、基于Δ-Σ调制器的ADC 104和CIC抽取器106。在该示例中，N个输入信道的PGA102、基于Δ-Σ调制器的ADC 104和CIC抽取器106耦合至并共享包括dB转换器136、群延迟补偿器142、对数至线性转换器144、处理器508和存储装置510等所示其他部件。存储装置510包括任何合适类型的固态存储装置，诸如易失性存储器(例如，随机存取存储器)或非易失性存储装置(例如，只读存储器)。在一项实施中，处理器为数字信号处理器(DSP)。在执行指令512时，处理器508执行CIC预处理器130、DRE高通滤波器132、绝对值生成器134、增益计算器138、电平计算器139、平均器140、DRE数字增益146、抽取滤波器112、可编程高通滤波器114、增益比例系数粗调116、增益比例系数细调118、可编程双二次滤波器120、数字混频器122和音量控制124的功能。

图6示出包含四个ADC信道—信道1至信道4的集成电路(IC)600的示例性实施。每个ADC信道包括耦合至Δ-Σ调制器ADC 604的PGA 602。Δ-Σ调制器ADC 604耦合至数字电路610，该数字电路包括上述DRE电路110以及数字滤波器、双二次滤波器等。串行接口620耦合至数字电路610，数字输出代码可以通过该数字电路被提供至外部逻辑。包括控制接口630，可以通过该控制接口将参数Attack 150、Max Gain 151、Hold(保持)152和Threshold(阈值)154编程到IC中并存储在控制接口630内的寄存器或其他类型的存储元件或IC 600内的其他地方。

在本说明书中，术语“耦合(couple或couples)”意指间接或直接的有线连接或无线连接。因而，如果第一装置耦合至第二装置，则该连接可以通过直接连接或通过经由其他装置和连接的间接连接。叙述“基于”意指“至少部分地基于”。因此，如果X基于Y，则X可以为Y与任何数量的其他因素的函数。可以对所述实施方案作出修改，并且在权利要求的范围内，其他实施方案是可能的。