具体实施方式

实施例的以下详细描述呈现了本发明的特定实施例的各种描述。但是，本发明可以以多种不同的方式实施。在本说明书中，参考附图，其中相似的附图标记可以指示相同或功能相似的元件。将理解的是，附图中示出的元件不必按比例绘制。此外，将理解的是，某些实施例可以包括比附图中示出的元件更多的元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。

提供宽输入范围和低输入电容的放大器。在某些实施例中，放大器输入级包括一对输入端子、一对n型输入晶体管、连接在一对输入端子和一对n型输入晶体管之间的第一对隔离开关、一对p型输入晶体管、以及连接在一对输入端子和一对p型输入晶体管之间的第二对隔离开关。放大器输入级还包括控制电路，该控制电路基于检测到的输入端子的共模电压来确定是否将n型输入晶体管和/或p型输入晶体管用于放大。当未使用时，控制电路打开第一对隔离开关以将输入端子与n型输入晶体管去耦，而当未使用时，控制电路打开第二对隔离开关以将输入端子与p型输入晶体管去耦。

以这种方式实现放大器输入级具有许多优点，包括但不限于宽输入范围和低输入电容。例如，控制电路可以在高输入共模电压下使用n型输入晶体管，而在低输入共模电压下使用p型输入晶体管，从而提供具有输入共模电压范围的轨到轨输入级，该输入共模电压范围从高功率电源电压延伸到低功率电源电压(例如，地)。另外，控制电路使用第一对和第二对隔离开关将任何未使用的输入晶体管与输入端子解耦，从而减少输入电容负载。

在某些实施方式中，控制电路还控制n型输入晶体管的偏置电流和p型输入晶体管的偏置电流。另外，控制电路降低了任何未使用的输入晶体管的偏置电流(例如，完全关断)以降低功耗。因此，本文的放大器输入级也可以低功耗工作。

在某些实施方式中，放大器输入级还包括第一对共模偏置开关，用于在未使用时控制这对n型输入晶体管的共模输入电压，以及第二对共模偏置开关，用于在不使用时控制一对p型输入晶体管的共模输入电压。在某些实施方式中，当停用时，使用不同的共模输入电压来偏置n型输入晶体管和p型输入晶体管。例如，输入共模电压可以对应于控制电路的磁滞比较器的阈值电压，从而将n型输入晶体管和p型输入晶体管被预充电到每个输入晶体管被激活的电压电平。因此，当启用特定的一对输入晶体管使用时，几乎没有输入电流流动。

可以以多种方式来实现晶体管。在某些实施方式中，一对n型输入晶体管，一对p型输入晶体管以及第一对隔离开关和第二对隔离开关对应于场效应晶体管(FET)，例如金属氧化物半导体(MOS)晶体管。MOS晶体管可与多种制造工艺相关联，不仅包括块体互补MOS(CMOS)工艺，而且还包括三阱CMOS工艺，绝缘体上硅(SOI)工艺，双扩散MOS(DMOS)工艺以及广泛的其他制造过程。

在某些实施方式中，第一对隔离开关是p型MOS(PMOS)晶体管，一对n型输入晶体管是n型MOS(NMOS)晶体管，第二对隔离开关是NMOS晶体管，一对p型输入晶体管是PMOS晶体管。因此，一对隔离开关相对于它们耦合到的对应的一对输入晶体管可以具有互补的器件极性。在某些实施方式中，电压调节器用于为第一对隔离开关的驱动器电路和第二对隔离开关的驱动器电路生成单独的调节电压。以这种方式包括稳压器有助于为每对隔离开关实现合适的导通状态电压和关断状态电压。此外，接通状态和断开状态的电压可以响应于输入共模电压而动态变化。

在某些实施方式中，放大器输入级包含在放大器中，用作输入级。另外，放大器包括一个或多个附加级，例如，输入级与一个或多个附加级的级联。

图1是根据一个实施例的放大器输入级10的示意图。放大器输入级10包括一对n型输入晶体管1、一对p型输入晶体管2、第一对隔离开关3、第二对隔离开关4和控制电路5。放大器输入级10还包括一对输入端子，该对输入端子包括同相输入端子IN+和反相输入端子IN-。放大器输入级10由高电源电压V_DD和低电源电压V_SS供电。

如图1所示，第一对隔离开关3插入在一对n型输入晶体管1与一对输入端子(IN+、IN-)之间。另外，第二对隔离开关4插入在一对p型输入晶体管2与一对输入端子(IN+、IN-)之间。

第一对隔离开关3可在闭合或导通状态下操作，在闭合或ON状态下，一对输入端子(IN+，IN-)耦合到一对n型输入晶体管1，在断开或OFF状态下操作，其中一对输入端子(IN+，IN-)与一对n型输入晶体管1解耦以减小输入电容。类似地，第二对隔离开关4可以闭合以将一对输入端子(IN+，IN-)耦合到一对p型输入晶体管2，或者可以断开以将一对输入端子(IN+，IN-)与一对p型输入晶体管2去耦，以减小输入电容。

在所示的实施例中，控制电路5耦合到一对输入端子(IN+，IN-)，以感测放大器输入级10的输入共模电压。根据感测到的输入共模电压，控制电路5确定是否使用一对n型输入晶体管1和/或一对p型输入晶体管2来放大在一对输入端子(IN+，IN-)之间接收的差分输入信号。

例如，由于电源电压余量的限制，一对n型输入晶体管1非常适合在高输入共模电压(例如，接近V_DD)下提供放大，而一对p型输入晶体管2非常适合在低输入共模电压下(例如，在V_SS附近)提供放大。

因此，在某些实施方式中，当检测到的输入共模电压为高时，控制电路5激活一对n型输入晶体管1并去激活一对p型输入晶体管2，并且当检测到的输入共模电压低时，激活一对p型输入晶体管2并停用一对n型输入晶体管1。对于输入共模电压的中间带，基于实现方式，控制电路5可以激活n型输入晶体管1和p型输入晶体管2中的一个或两个。

在所示的实施例中，控制电路5在未使用时断开第一对隔离开关3以使输入端子(IN+，IN-)与一对n型输入晶体管1解耦，并且断开第二对隔离开关4，以在未使用时将输入端子(IN+，IN-)与一对p型输入晶体管2分离。

通过以这种方式实现放大器输入级10，减小了放大器输入级10的输入电容。

图2是根据另一实施例的放大器输入级20的示意图。放大器输入级20包括一对n型输入晶体管1、一对p型输入晶体管2、第一对隔离开关3、第二对隔离开关4、控制电路15、第一偏置电流源17和第二偏置电流源18。放大器输入级20还包括一对输入端子(IN+，IN-)，并由高电源电压V_DD和低电源电压V_SS供电。

图2的放大器输入级20类似于图1的放大器输入级10，除了图2的放大器输入级20还包括第一偏置电流源17，用于向一对n型输入晶体管1提供第一偏置电流，以及第二偏置电流源18，用于向一对p型输入晶体管2提供第二偏置电流。另外，当一对n型输入晶体管1未使用时，控制电路15控制第一偏置电流源17以减小第一偏置电流(例如，完全关闭)。此外，当一对p型输入晶体管2未使用时，控制电路15控制第二偏置电流源18以减小第二偏置电流(例如，完全截止)。

因此，控制电路15减小任何未使用的输入晶体管的偏置电流以减小功耗。因此，放大器输入级20以低功耗工作。本文中的任何实施例都可以包括控制电路，该控制电路控制n型输入晶体管和/或p型输入晶体管的偏置电流，以在未使用任何输入晶体管时降低功耗。

图3是根据另一实施例的放大器输入级30的示意图。放大器输入级30包括一对n型输入晶体管1、一对p型输入晶体管2、第一对隔离开关3、第二对隔离开关4、控制电路5、第一输入斩波电路21和第二输入斩波电路22。放大器输入级30还包括一对输入端子(IN+，IN-)，并由高电源电压V_DD和低电源电压V_SS供电。

图3的放大器输入级30类似于图1的放大器输入级10，除了图3的放大器输入级30还包括插在第一对隔离开关3和一对n型输入晶体管1之间的第一输入斩波电路21以及插在第二对隔离开关4和一对p型输入晶体管2之间的第二输入斩波电路22。

如图3所示，第一输入斩波电路21和第二输入斩波电路22由斩波时钟信号CLK_CHOP和反相的斩波时钟信号CLK_CHOPB控制，该反相的斩波时钟信号CLK_CHOPB相对于斩波时钟信号CLK_CHOP在逻辑上是反相的(有或没有重叠)。在某些实施方式中，第一输入斩波电路21和第二输入斩波电路22中的每一个包括连接在第一输入和第一输出之间并且由CLK_CHOP控制的第一斩波FET、连接在第二输入和第二输出之间并由CLK_CHOP控制的第二斩波FET、连接在第一输入和第二输出之间并受CLK_CHOPB控制的第三斩波FET，以及连接在第二输入和第一输出之间并由由CLK_CHOPB控制的第四斩波FET。但是，其他实施方式也是可能的。

实施斩波放大器可补偿放大器差分对的输入失调电压。尽管描绘了斩波的示例，但是放大器输入偏移电压补偿的其他实现方式也是可能的，包括但不限于自动调零。本文的任何放大器都可以用斩波、自动调零和/或其他输入失调电压补偿方案来实现。

图4是根据另一实施例的放大器输入级40的示意图。放大器输入级40包括一对n型输入晶体管1、一对p型输入晶体管2、第一对隔离开关3、第二对隔离开关4、控制电路35、第一对共模偏置开关37和第二对共模偏置开关38。放大器输入级40还包括一对输入端子(IN+，IN-)，并由高电源电压V_DD和低电源电压V_SS供电。

图4的放大器输入级40类似于图1的放大器输入级10，除了图4的放大器输入级40还包括连接在第一共模电压V_CMN和一对n型输入晶体管1之间的第一对共模偏置开关37，以及连接在第二共模电压V_CMP和一对p型输入晶体管2之间的第二对共模偏置开关38。

如图4所示，控制电路35不仅控制第一对隔离开关3和一对隔离开关4，而且还控制第一对共模偏置开关37和第二对共模偏置开关38。

当使用一对n型输入晶体管1时，控制电路35闭合第一对隔离开关3并断开第一对共模偏置开关37。另外，当不使用一对n型输入晶体管1时，控制电路35断开第一对隔离开关3并闭合第一对共模偏置开关37，从而利用第一共模电压V_CMN对一对n型输入晶体管1进行偏置。当使用一对p型输入晶体管2时，控制电路35闭合第二对隔离开关3并断开第二对共模偏置开关38。另外，当不使用一对p型输入晶体管2时，控制电路35断开第二对隔离开关4并闭合第二对共模偏置开关38，从而用第二共模电压V_CMP偏置一对p型输入晶体管2。

因此，第一共模电压V_CMN和第二共模电压V_CMP分别用于偏置一对n型输入晶体管1和一对p型输入晶体管2。第一共模电压V_CMN和第二共模电压V_CMP可以是相同或不同的电压电平。

图5A是根据另一实施例的放大器输入级50的示意图。放大器输入级50包括一对n型输入晶体管1、一对p型输入晶体管2、第一对隔离开关3、第二对隔离开关4、控制电路45、第一对共模偏置开关37和第二对共模偏置开关38。放大器输入级50还包括一对输入端子(IN+，IN-)，并由高电源电压V_DD和低电源电压V_SS供电。

图5A的放大器输入级50类似于图4的放大器输入级40，除了图5A的控制电路45包括磁滞比较器46。磁滞比较器46将输入端子(IN+，IN-)的输入共模电压与较高的触发电压和较低的触发电压进行比较，以确定要使用哪对输入晶体管。相对于使用以单个触发电压工作的比较器的实现方式，当输入共模电压徘徊在用于选择要使用的输入晶体管的过渡点附近时，使用磁滞抑制输入晶体管的选择中的重复变化。

图5B是图5A的磁滞比较器46的触发电压的一个示例的曲线图。

在图5B的示例中，当输入共模电压大于第一共模电压V_CMN时，磁滞比较器46控制从使用p型输入晶体管2到使用n型输入晶体管1的过渡。由于在该示例中将n型输入晶体管1预充电至第一共模电压V_CMN，因此在激活n型输入晶体管1时几乎没有输入电流流动。

继续参考图5B的示例，当输入共模电压小于第二共模电压V_CMP时，磁滞比较器46控制从使用n型输入晶体管1到使用p型输入晶体管2的转变。由于在该示例中将p型输入晶体管2预充电至第二共模电压V_CMP，所以当激活p型输入晶体管2时几乎没有或没有输入电流流动。

图6是根据另一实施例的放大器输入级130的示意图。放大器输入级130包括一对NMOS输入晶体管101、一对PMOS输入晶体管102、一对PMOS隔离开关103、一对NMOS隔离开关104、控制电路105、第一组电流源107、108a和108b、第二组电流源109、110a和110b、第一共源共栅PMOS晶体管113a、第二共源共栅PMOS晶体管113b、第一共源共栅NMOS晶体管114a、第二共源共栅NMOS晶体管114b、第三组电流源115a和115b、第四组电流源116a和116b、第一电压源117和第二电压源118。放大器输入级130还包括一对输入端子(IN+，IN-)和一对输出端子(OUT+，OUT-)，并由高电源电压V_DD和低电源电压V_SS供电。

在所示的实施例中，一对NMOS输入晶体管101被实现为差分晶体管对，其包括第一NMOS输入晶体管121a和第二NMOS输入晶体管121b，它们各自包括彼此连接并被来自电流源107的公共偏置电流I_N偏置的源极。另外，第一NMOS输入晶体管121a的漏极被来自电流源108a的偏置电流I_N/2偏置，第二NMOS输入晶体管121b的漏极被来自电流源108b的偏置电流I_N/2偏置。

一对PMOS隔离开关103包括第一PMOS隔离开关123a和第二PMOS隔离开关123b。PMOS隔离开关123a-123b的漏极分别连接到IN+和IN-，而PMOS隔离开关123a-123b的源极分别连接到NMOS输入晶体管121a-121b的栅极。PMOS隔离开关123a-123b的栅极由控制电路105控制。

继续参考图6，一对PMOS输入晶体管102被实现为差分晶体管对，其包括第一PMOS输入晶体管122a和第二PMOS输入晶体管122b，它们各自包括彼此连接并且被来自电流源109的公共偏置电流IP偏置的源极。另外，第一PMOS输入晶体管122a的漏极被来自电流源110a的偏置电流I_P/2偏置，第二PMOS输入晶体管122b的漏极被来自电流源110b的偏置电流I_P/2偏置。

一对NMOS隔离开关104包括第一NMOS隔离开关124a和第二NMOS隔离开关124b。NMOS隔离开关124a-124b的漏极分别连接到IN+和IN-，而NMOS隔离开关124a-124b的源极分别连接到PMOS输入晶体管122a-122b的栅极。NMOS隔离开关124a-124b的栅极由控制电路105控制。

在所示的实施例中，控制电路105耦合到一对输入端子(IN+，IN-)，以感测输入共模电压。基于感测到的输入共模电压，控制电路105选择一对NMOS输入晶体管101和/或一对PMOS输入晶体管102，以放大在IN+和IN-之间接收的差分输入信号。

当使用一对NMOS输入晶体管101时，控制电路105导通一对PMOS隔离晶体管103，并且导通第一组电流源107、108a和108b。然而，当不使用一对NMOS输入晶体管101时，控制电路105使一对PMOS隔离晶体管103截止，并且使第一组电流源107、108a和108b截止。

继续参考图6，当使用一对PMOS输入晶体管102时，控制电路105导通一对NMOS隔离晶体管104并导通第二组电流源109、110a和110b。然而，当不使用一对PMOS晶体管102时，控制电路105使一对NMOS隔离晶体管104截止，并且使第二组电流源109、110a和110b截止。

折叠共源共栅电路的一个示例被描述为耦合到一对NMOS输入晶体管101和一对PMOS输入晶体管102。折叠共源共栅电路示出了适于将来自一对NMOS输入晶体管101的输出信号和来自一对PMOS输入晶体管102的输出信号提供给公共的一对输出端子(OUT+，OUT-)的电路的一个示例。然而，电路的其他实施方式也是可能的。

图7是根据另一实施例的放大器输入级140的示意图。图7的放大器输入级140类似于图6的放大器输入级130，除了放大器输入级140还包括一对PMOS共模偏置晶体管131和一对NMOS共模偏置晶体管132。。

如图7所示，一对PMOS共模偏置开关131包括第一PMOS共模偏置晶体管133a和第二PMOS共模偏置晶体管133b，它们各自的漏极连接到第一共模电压V_CMN。另外，PMOS共模偏置晶体管133a-133b的源极分别连接到NMOS输入晶体管121a-121b的栅极。PMOS共模偏置晶体管133a-133b的栅极由控制电路135控制。

一对NMOS共模偏置晶体管132包括第一NMOS共模偏置晶体管134a和第二NMOS共模偏置晶体管134b，它们各自的漏极连接到第二共模电压V_CMP。另外，NMOS共模偏置晶体管134a-134b的源极分别连接到PMOS输入晶体管122a-122b的栅极。NMOS共模偏置晶体管134a-134b的栅极由控制电路135控制。

当使用一对NMOS输入晶体管101时，控制电路135使一对PMOS共模偏置晶体管131截止。但是，当不使用一对NMOS输入晶体管101时，控制电路135导通一对PMOS共模偏置晶体管131，从而利用第一共模偏置电压V_CMN对一对NMOS输入晶体管101进行偏置。

当使用一对PMOS输入晶体管102时，控制电路135使一对NMOS共模偏置晶体管132截止。但是，当不使用一对PMOS输入晶体管102时，控制电路135导通一对NMOS共模偏置晶体管132，从而利用第二共模偏置电压V_CMP对一对PMOS输入晶体管102进行偏置。

图8是根据另一实施例的放大器输入级150的示意图。图8的放大器输入级150类似于图6的放大器输入级130，除了放大器输入级150还包括第一电压调节器141、第一开关驱动器143、第二电压调节器142和第二开关驱动器144。

第一开关驱动器143用于基于来自控制电路105的第一控制信号来驱动一对PMOS隔离晶体管103。第一稳压器141在一对NMOS输入晶体管101的栅极处感测共模电压，以为第一开关驱动器143生成一对经调节的电压。这对调节电压设置用于一对PMOS隔离晶体管103的导通和截止电压。当输入共模电压改变时，以这种方式实现放大器输入级150有助于为一对PMOS隔离晶体管103提供合适的栅极偏置电压。

继续参考图8，第二开关驱动器144用于基于来自控制电路105的第二控制信号来驱动一对NMOS隔离晶体管104。第二电压调节器142在一对PMOS输入晶体管102的栅极处感测共模电压，以为第二开关驱动器144生成一对经调节的电压。

图9是根据一个实施例的多级放大器210的示意图。放大器210包括一对输入电压端子(VIN+，VIN-)、输入级201、输出级202和输出电压端子V_OUT。放大器210由高电源电压V_DD和低电源电压V_SS供电。输入级201可以根据本文的任何实施例来实现。

尽管描绘了放大器的一个实施例，但是本文的放大器输入级可以被结合到多种类型的放大器中。这样的放大器可以包括更多或更少的级、不同类型的级和/或其他数量和/或类型的端子。因此，尽管描绘了提供单端输出电压的两级放大器，但是本文的教导适用于以多种方式实现的放大器。

结论

前述描述可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，否则“连接”是指一个元件/特征直接或间接地连接至另一元件/特征，并且不一定是机械地。同样地，除非另有明确说明，否则“耦合”是指一个元件/特征直接或间接地耦合至另一元件/特征，并且不一定是机械地。因此，尽管在附图中示出的各种示意图描绘了元件和组件的示例布置，但是在实际的实施例中可以存在附加的中间元件、设备、特征或组件(假设所描绘的电路的功能没有受到不利影响)。

尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不意图限制本公开的范围。实际上，本文描述的新颖的装置，方法和系统可以以多种其他形式来体现；此外，在不脱离本公开的精神的情况下，可以对本文所述的方法和系统的形式进行各种省略、替换和改变。例如，虽然以给定的布置呈现了公开的实施例，但是替代实施例可以执行具有不同组件和/或电路拓扑的类似功能，并且可以删除、移动、添加、细分、组合和/或修改某些元件。这些元件中的每一个都可以以各种不同的方式来实现。可以将上述各种实施例的元件和动作的任何适当组合进行组合以提供其他实施例。因此，本发明的范围仅通过参考所附权利要求来限定。

尽管此处提出的权利要求以单一依赖项格式在美国专利商标局(USPTO)提出申请，但应理解，任何权利要求都可能依赖于之前相同类型的任何权利要求，除非在技术上显然不可行时。