具体实施方式

在下文中，将参考附图说明根据本公开的实施例。关于将在以下说明中参考的附图中的图示，相同或相似的部件由相同或相似的附图标记表示。然而，应当注意，由于附图是示意性的，因此附图中所示的厚度与平面尺寸之间的关系、层与层之间的厚度比率等与实际的有所不同。因此，应当鉴于以下说明来确定具体的厚度或具体的尺寸。此外，不言而喻，尺寸关系或比率在附图之间是不同的。

另外，为了便于说明，在以下说明中仅仅给出诸如上下方向等方向的定义。这些定义并非旨在限制本公开的技术思想。例如，不言而喻，当将对象旋转90°之后观察时，对象的上侧和下侧被理解为左侧和右侧，并且当将对象旋转180°之后观察时，对象的上侧和下侧被理解为上下颠倒。

此外，在以下说明中，在某些情况下，使用术语“X轴方向”、“Y轴方向”和“Z轴方向”来说明方向。例如，Z轴方向是指稍后将说明的包括第一基板部10和第二基板部20的层叠体的厚度方向。X轴方向和Y轴方向分别与Z轴方向正交。X轴方向、Y轴方向和Z轴方向彼此正交。在以下说明中，将与X轴方向和Y轴方向平行的方向也称为水平方向。另外，在以下说明中，术语“平面图”意味着从Z轴方向观察。

(第一实施例)

图1是示出了根据本公开的第一实施例的摄像装置1的构造示例的示意图。摄像装置1包括第一基板部10、第二基板部20和第三基板部30。摄像装置1是具有通过将第一基板部10、第二基板部20和第三基板部30接合在一起而形成的三维结构的摄像装置。第一基板部10、第二基板部20和第三基板部30按此顺序层叠。

第一基板部10包括在半导体基板11上的用于执行光电转换的多个传感器像素12。多个传感器像素12以矩阵状设置在第一基板部10的像素区域13中。第二基板部20包括用于输出基于来自传感器像素12的电荷的像素信号的读取电路22。每个读取电路22是针对每四个传感器像素12设置的。第二基板部20包括在行方向上延伸的多个像素驱动线23和在列方向上延伸的多个垂直信号线24。需要注意，也可以将第三基板部30称为底部基板。

如稍后所述，第二基板部20具有其中层叠有两个基板的结构。第二基板部20包括下侧基板210和上侧基板220。下侧基板210包括第一半导体基板211(参见图3)。上侧基板220包括第二半导体基板221(参见图3)。在第一半导体基板211上设置有读取电路22中所包括的第一晶体管。在第二半导体基板221上设置有读取电路22中所包括的第二晶体管。需要注意，也可以将上侧基板220称为顶部基板。也可以将下侧基板210称为中间基板。

第三基板部30包括在半导体基板301上的用于处理像素信号的逻辑电路32。例如，逻辑电路32包括垂直驱动电路33、列信号处理电路34、水平驱动电路35和系统控制电路36。逻辑电路32(或者具体地，水平驱动电路35)将每个传感器像素12的输出电压Vout输出到外部。在逻辑电路32中，可以在例如与源极电极和漏极电极接触的杂质扩散区域的表面上形成包含通过使用CoSi₂或NiSi等的自对准硅化物(Self Aligned Silicide)工艺形成的硅化物的低电阻区域。

例如，垂直驱动电路33以行为单位依次选择多个传感器像素12。例如，列信号处理电路34对从由垂直驱动电路33选择的行中所包括的传感器像素12输出的像素信号执行相关双采样(CDS：Correlated Double Sampling)。例如，通过执行CDS，列信号处理电路34提取像素信号的信号电平，并且保持与各个传感器像素12的光接收量相对应的像素数据。例如，水平驱动电路35将由列信号处理电路34保持的像素数据依次输出到外部。例如，系统控制电路36执行逻辑电路32中所包括的区块(垂直驱动电路33、列信号处理电路34和水平驱动电路35)的驱动控制。

图2是示出了根据本公开的第一实施例的像素单元PU的构造示例的电路图。如图2所示，在摄像装置1中，四个传感器像素12电连接到一个读取电路22，由此形成一个像素单元PU。四个传感器像素12共用一个读取电路22。来自四个传感器像素12的输出被输入到公共读取电路22。

每个传感器像素12均具有相同的部件。在图2中，为了使传感器像素12的部件彼此区分开，在每个传感器像素12的部件的附图标记(例如，稍后将说明的PD、TG或FD)后面给出标识号(1、2、3或4)。在下文中，在需要将各个传感器像素12的部件彼此区分开的情况下，在传感器像素12的部件的附图标记后面将给出相应的标识号，但是，在不需要将各个传感器像素12的部件彼此区分开的情况下，在传感器像素12的部件的附图标记后面将省略标识号。

例如，每个传感器像素12均包括光电二极管PD(其是光电转换元件的一个示例)、电连接到光电二极管PD的传输晶体管TR和临时保持从光电二极管PD经由传输晶体管TR输出的电荷的浮动扩散部FD。光电二极管PD执行光电转换并且产生与光接收量相对应的电荷。光电二极管PD的阴极电连接到传输晶体管TR的源极，并且光电二极管PD的阳极电连接到基准电位线(例如，接地)。传输晶体管TR的漏极电连接到浮动扩散部FD，并且传输晶体管TR的栅极电极电连接到像素驱动线23。例如，传输晶体管TR是互补金属氧化物半导体(CMOS：Complementary Metal Oxide Semiconductor)晶体管。

共用一个读取电路22的传感器像素12的各个浮动扩散部FD彼此电连接，并且电连接到公共读取电路22的输入端。例如，每个读取电路22均包括放大晶体管AMP(其是第一晶体管的一个示例)、复位晶体管RST和选择晶体管SEL(其是第二晶体管的示例)。需要注意，可以适当地省略选择晶体管SEL。

复位晶体管RST的源极(读取电路22的输入端)电连接到浮动扩散部FD，并且复位晶体管RST的漏极电连接到电源线VDD和放大晶体管AMP的漏极。复位晶体管RST的栅极电极电连接到像素驱动线23(参见图1)。放大晶体管AMP的源极电连接到选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电极电连接到复位晶体管RST的源极。选择晶体管SEL的源极(读取电路22的输出端)电连接到垂直信号线24，并且选择晶体管SEL的栅极电极电连接到像素驱动线23(参见图1)。

当传输晶体管TR导通时，传输晶体管TR将光电二极管PD中的电荷传输到浮动扩散部FD。如稍后将说明的图3所示，传输晶体管TR的栅极电极TG从半导体基板11的表面贯穿阱层WE而延伸至到达光电二极管PD的深度。复位晶体管RST将每个浮动扩散部FD的电位复位到预定电位。当复位晶体管RST导通时，每个浮动扩散部FD的电位复位到电源线VDD的电位。选择晶体管SEL控制来自读取电路22的像素信号的输出时序。

放大晶体管AMP生成具有与保持在每个浮动扩散部FD中的电荷的电平相对应的电压的信号作为像素信号。放大晶体管AMP形成源极跟随器型放大器，并且被构造为输出具有与由每个光电二极管PD产生的电荷的电平相对应的电压的像素信号。当选择晶体管SEL导通时，放大晶体管AMP放大每个浮动扩散部FD的电位并且经由垂直信号线24将与电位相对应的电压输出到列信号处理电路34。例如，复位晶体管RST、放大晶体管AMP和选择晶体管SEL是CMOS晶体管。

图3是根据本公开的第一实施例的摄像装置1的构造示例的在厚度方向上的截面图。需要注意，图3中的截面图是示意性的，而且并非旨在精确地示出实际结构。为了在纸面上以易于理解的方式说明摄像装置1的构造，在图3的截面图中，在位置sec1至位置sec3之间有意地改变晶体管和杂质扩散层在水平方向上的位置。具体地，图3中的像素单元PU在位置sec1处的截面对应于沿着稍后将说明的图4A中的线A-A’截取的截面。图3中的像素单元PU在位置sec2处的截面对应于沿着稍后将说明的图4B中的线B-B’截取的截面。图3中的像素单元PU在位置sec3处的截面对应于沿着稍后将说明的图4C中的线C-C’截取的截面。图4A至图4C所示的摄像装置1的结构比图3所示的结构更准确。

如图3所示，第二基板部20层叠在第一基板部(底部基板)10的正面10a(其是一个表面的一个示例)侧上。光电二极管PD、传输晶体管TR和浮动扩散部FD设置在第一基板部10的正面10a侧。光电二极管PD、传输晶体管TR和浮动扩散部FD是针对每个传感器像素12设置的。

第一基板部10的另一个表面(例如，背面)是光入射表面。摄像装置1是背面照射式摄像装置，并且在摄像装置1的背面上设置有彩色滤光片和光接收透镜。彩色滤光片和光接收透镜是针对各个传感器像素12设置的。

例如，第一基板部10中所包括的半导体基板11包括硅基板。在半导体基板11的正面的一部分上及其附近设置有第一导电类型(例如，p型)的阱层WE。在比阱层WE更深的区域中设置有第二导电类型(例如，n型)的光电二极管PD。此外，在阱层WE中设置有p型浓度比阱层WE高的阱接触层和n型的浮动扩散部FD(参见图2)。设置阱接触层是为了减小阱层WE与配线之间的接触电阻。

在半导体基板11中设置有将彼此相邻的传感器像素12电隔离的元件隔离层16。元件隔离层16例如具有浅沟槽隔离(STI：Shallow Trench Isolation)结构，并且元件隔离层16在半导体基板11的深度方向上延伸。元件隔离层16例如包含氧化硅。另外，在半导体基板11中，在元件隔离层16与光电二极管PD之间设置有杂质扩散层17。例如，杂质扩散层17包括在半导体基板11的厚度方向上延伸的p型层和n型层。p型层位于元件隔离层16侧。n型层位于光电二极管PD侧。

在半导体基板11的正面11a侧设置有绝缘膜15。例如，绝缘膜15是氧化硅膜(SiO)、氮化硅膜(SiN)、氮氧化硅膜(SiON)和碳氮化硅膜(SiCN)中的一种，或者是通过层叠这些膜中的至少两种而形成的膜。

如图3所示，第二基板部20包括下侧基板(中间基板)210和上侧基板(顶部基板)220。下侧基板210包括第一半导体基板211。例如，第一半导体基板211是包含单晶硅的硅基板。在第一半导体基板211的一个表面(例如，正面211a)侧设置有放大晶体管AMP和围绕放大晶体管AMP的元件隔离层213。元件隔离层213将相邻像素单元PU中的一个像素单元PU的放大晶体管AMP与另一个像素单元PU的放大晶体管AMP电隔离。

下侧基板210包括覆盖第一半导体基板211的正面211a的绝缘膜215。放大晶体管AMP和元件隔离层213被绝缘膜215覆盖。另外，下侧基板210包括覆盖第一半导体基板211的另一个表面(例如，背面211b)的绝缘膜217。绝缘膜215和217分别是包含SiO、SiN、SiON和SiCN中的一种材料的膜，或者分别是通过层叠上述膜中的至少两种而形成的膜。将第一基板部10的绝缘膜15和下侧基板210的绝缘膜217接合在一起以形成层间绝缘膜51。

上侧基板220包括第二半导体基板221。例如，第二半导体基板221是包含单晶硅的硅基板。在第二半导体基板221的一个表面(例如，正面221a)侧设置有复位晶体管RST、选择晶体管SEL和元件隔离层223。例如，元件隔离层223设置在复位晶体管RST与选择晶体管SEL之间以及选择晶体管SEL与第二半导体基板221的阱层之间。

上侧基板220包括覆盖第二半导体基板221的正面221a、背面221b和侧面的绝缘膜225。例如，绝缘膜225是包含SiO、SiN、SiON和SiCN中的一种材料的膜，或者是通过层叠上述膜中的至少两种而形成的膜。将下侧基板210的绝缘膜215和上侧基板220的绝缘膜225接合在一起以形成层间绝缘膜53。

摄像装置1包括多个配线L1至L10，这些配线L1至L10设置在层间绝缘膜51和53中并且电连接到第一基板部10或第二基板部20中的至少一者。如图2和图3所示，放大晶体管AMP的漏极和电源线VDD经由配线L1电连接。一个像素单元PU中所包括的四个浮动扩散部FD和放大晶体管AMP的栅极电极AG经由配线L2电连接。放大晶体管AMP的源极和选择晶体管SEL的漏极经由配线L3电连接。选择晶体管SEL的栅极电极SG和像素驱动线23(参见图1)经由配线L4电连接。

选择晶体管SEL的源极和垂直信号线24经由配线L5电连接。复位晶体管RST的漏极和电源线VDD经由配线L6电连接。复位晶体管RST的栅极电极RG(参见稍后将说明的图4A)和像素驱动线23经由配线L7电连接。复位晶体管RST的源极和配线L2经由配线L8电连接。传输晶体管TR的栅极电极TG和像素驱动线23(参见图1)经由配线L9(其是第一配线的一个示例)电连接。阱接触层和供应基准电位(例如，接地电位：0V)的基准电位线经由配线L10电连接。

在配线L1至L10中，在层叠体的厚度方向上延伸的部分包含钨(W)，并且在与层叠体的厚度方向正交的方向(例如，水平方向)上延伸的部分包含铜(Cu)或主要含有Cu的Cu合金。然而，在本公开的实施例中，配线L1至L10的材料不限于这些材料，并且可以使用任何其他材料。

第二基板部20包括连接到上述配线L1至L10中的任何配线(例如，配线L1、L4至L7、L9和L10)的多个焊盘电极227。例如，多个焊盘电极227包含Cu或Cu合金。

第三基板部30设置在第二基板部20的与面对第一基板部10的表面相反的一侧(例如，正面侧)。第三基板部30包括半导体基板301、覆盖半导体基板301的正面301a侧的绝缘膜304、设置在半导体基板301的正面301a侧的多个配线L30以及连接到多个配线L30的多个焊盘电极305。需要注意，如稍后所述，第三基板部30的正面和第二基板部20的正面接合在一起。因此，在图3中，半导体基板301的正面301a朝下。

例如，半导体基板301是包含单晶硅的硅基板。在半导体基板301的正面301a侧设置有杂质扩散层和构成逻辑电路32(参见图1)的多个晶体管。杂质扩散层和构成逻辑电路32的多个晶体管被绝缘膜304覆盖。在绝缘膜304中设置有连接到晶体管和杂质扩散层的接触孔。

配线L30设置在接触孔中。配线L30的在第三基板部30的厚度方向上延伸的部分包含钛(Ti)或钴(Co)，并且配线L30的在与第三基板部30的厚度方向正交的方向(例如，水平方向)上延伸的部分包含Cu或主要含有Cu的Cu合金。然而，在本公开的实施例中，配线L30的材料不限于这些材料，并且可以使用任何其他材料。

在每个配线L30与半导体基板301之间的连接部分中形成有硅化物39(例如，硅化钛(TiSi)或硅化钴(CoSi₂)。由于硅化物39，配线L30与半导体基板301之间的连接变得更接近欧姆接触，从而减小了接触电阻。结果，提高了逻辑电路32的计算速度。

需要注意，在第一基板部10和第二基板部20中没有形成硅化物。因此，当形成第一基板部10和第二基板部20时，能够在高于硅化物的耐热温度的温度下执行热处理等。然而，本公开的实施例不限于此，并且可以在第一基板部10和第二基板部20之中的至少一者中形成硅化物。

例如，多个焊盘电极305包含Cu或Cu合金。在摄像装置1的厚度方向上，第三基板部30的焊盘电极305与第二基板部20的焊盘电极227相对，并且在它们之间形成电连接。例如，焊盘电极305和227在彼此相对的同时通过Cu-Cu接合而一体化。因此，第二基板部20和第三基板部30彼此电连接，并且提高了第二基板部20与第三基板部30之间的接合强度。

图4A至图4C是分别示出了根据本公开的第一实施例的像素单元PU的构造示例的在水平方向上的截面图。更具体地，图4A是在图3中的位置sec1处沿着水平方向截取的像素单元PU的截面图。位置sec1与选择晶体管SEL的栅极电极SG的上表面和复位晶体管RST的栅极电极RG的上表面的高度相同。图4B是在图3中的位置sec2处沿着水平方向截取的像素单元PU的截面图。位置sec2与放大晶体管AMP的栅极电极AG的上表面的高度相同。图4C是在图3中的位置sec3处沿着水平方向截取的像素单元PU的截面图。位置sec1与传输晶体管TR的栅极电极TG的上表面的高度相同。

图4A至图4C分别示出了一个像素单元PU，并且具有在层叠体的厚度方向(例如，Z轴方向)上彼此重叠的位置关系。图4A所示的选择晶体管SEL和复位晶体管RST、图4B所示的放大晶体管AMP以及图4C所示的四个传感器像素12在Z轴方向上彼此重叠。如图4A所示，包括选择晶体管SEL和复位晶体管RST的晶体管组在平面图中位于像素单元PU的中心部分中。包括配线L2、L9和L10的配线组位于晶体管组的外侧。在平面图中，该配线组夹着包括选择晶体管SEL和复位晶体管RST的晶体管组左右对称地设置。另外，在第二半导体基板221中设置有通过元件隔离层223与晶体管组的源极和漏极电隔离的阱层。该阱层经由配线L10连接到基准电位(例如，接地电位：0V)。

如图4B所示，放大晶体管AMP在平面图中位于像素单元PU的中心部分中。放大晶体管AMP、选择晶体管SEL和复位晶体管RST被定位成在层叠体的厚度方向上彼此重叠。另外，在平面图中，包括配线L2、L9和L10的配线组位于放大晶体管AMP的外侧。该配线组在平面图中夹着放大晶体管AMP左右对称地设置。

如图4C所示，一个像素单元PU中所包括的四个传感器像素12经由元件隔离层16彼此靠近设置。另外，在四个传感器像素12之中的各者中，在平面图中，传输晶体管TR的栅极电极TG插入在浮动扩散部FD与阱层WE之间。栅极电极TG是浮动扩散部FD与阱层WE之间的分隔件(partition)。如图3所示，光电二极管PD位于浮动扩散部FD、阱层WE和栅极电极TG的下方。

图5至图7是分别示出了根据本公开的第一实施例的多个像素单元PU的布局示例的在水平方向上的截面图。更具体地，图5是在图3中的位置sec3处截取的摄像装置1的截面图。图6是在图3中的位置sec2处截取的摄像装置1的截面图。图7是在图3中的位置sec1处截取的第一基板部10的截面图。如图5至图7所示，摄像装置1的多个像素单元PU在X轴方向和Y轴方向上以固定间隔布置。像素单元PU在X轴方向和Y轴方向上重复布置。

接下来，将说明摄像装置1的制造方法。需要注意，使用诸如成膜装置(包括化学气相沉积(CVD：Chemical Vapor Deposition)装置和溅射装置)、离子注入装置、热处理装置、蚀刻装置、化学机械抛光(CMP：Chemical Mechanical Polishing)装置和层压装置等各种装置来制造摄像装置1。在下文中，将这些装置统称为制造装置。

图8至图14是根据本公开的第一实施例的摄像装置1的制造方法的截面图。如图8所示，通过使用CMOS工艺，制造装置在半导体基板11的正面11a侧形成阱层WE、元件隔离层16、杂质扩散层17、光电二极管PD、传输晶体管TR的栅极电极TG、浮动扩散部FD(参见图4C)和阱接触层。接下来，制造装置在半导体基板11的正面11a侧形成绝缘膜15，并且使绝缘膜15的表面平坦化。例如，通过CVD方法形成绝缘膜15。通过CMP使绝缘膜15平坦化。结果，完成第一基板部10。

接下来，如图9所示，制造装置将第一半导体基板211接合到第一基板部10的正面10a侧。例如，第一半导体基板211的背面211b被作为氧化硅膜(SiO)等的绝缘膜217覆盖。制造装置将构成第一基板部10的半导体基板11的正面11a放置成与第一半导体基板211的背面211b相对。随后，制造装置在保持覆盖半导体基板11的正面11a的绝缘膜15与覆盖第一半导体基板211的背面211b的绝缘膜217之间的紧密接触的同时对其施加热处理。结果，如图9所示，绝缘膜15和217一体化以形成层间绝缘膜51，并且半导体基板11和第一半导体基板211隔着层间绝缘膜51接合在一起。此后，制造装置通过研磨第一半导体基板211的正面211a侧来减薄第一半导体基板211(即，减小厚度)。通过CMP减薄第一半导体基板211。

接下来，如图10所示，通过使用CMOS工艺，制造装置在减薄后的第一半导体基板211的正面211a侧形成元件隔离层213和放大晶体管AMP。例如，在形成元件隔离层213之后，制造装置在第二半导体基板221的正面221a上形成放大晶体管AMP的栅极电极AG。接下来，制造装置在栅极电极AG的两侧形成放大晶体管AMP的源极和漏极。此后，制造装置通过CVD方法在第二半导体基板221的正面221a侧形成绝缘膜215，并且通过CMP方法使绝缘膜215的表面平坦化。

接下来，如图11所示，制造装置将第二半导体基板221接合到第一半导体基板211的正面211a侧。例如，第二半导体基板221的背面211b被作为氧化硅膜(SiO)等的绝缘膜225A覆盖。绝缘膜225A是绝缘膜225(参见图3)的一部分。制造装置将第一半导体基板211的正面211a放置成与第二半导体基板221的背面221b相对。随后，制造装置在保持覆盖第一半导体基板211的正面211a的绝缘膜215与覆盖第二半导体基板221的背面221b的绝缘膜225A之间的紧密接触的同时对其施加热处理。结果，如图11所示，绝缘膜215和225A一体化以形成层间绝缘膜53，并且第一半导体基板211和第二半导体基板221隔着层间绝缘膜53接合在一起。此后，制造装置通过研磨第二半导体基板221的正面221a侧来减薄第二半导体基板221。通过CMP减薄第二半导体基板221。

接下来，如图12所示，制造装置通过去除第二半导体基板221的一部分而在平面图中将第二半导体基板221形成为岛状形状。例如，通过光刻技术形成抗蚀剂图案，并且以抗蚀剂图案作为掩模对第二半导体基板221进行干蚀刻，从而去除第二半导体基板221的一部分。在该干蚀刻中，设置在第二半导体基板221下方的绝缘膜225A用作蚀刻阻挡层。

另外，在将第二半导体基板221形成为岛状形状的步骤之前或之后，或者与该步骤并行，制造装置通过使用CMOS工艺在第二半导体基板221的正面221a侧形成元件隔离层223、选择晶体管SEL和复位晶体管RST。例如，在形成元件隔离层213之后，制造装置在第二半导体基板221的正面221a上形成选择晶体管SEL的栅极电极SG和复位晶体管RST的栅极电极RG。栅极电极SG和RG可以在同一步骤中同时形成。接下来，制造装置在栅极电极SG的两侧形成选择晶体管SEL的源极和漏极。另外，制造装置在栅极电极RG的两侧形成复位晶体管RST的源极和漏极。选择晶体管SEL的源极和漏极以及复位晶体管RST的源极和漏极可以在同一步骤中同时形成。

需要注意，将第二半导体基板221形成为岛状形状的步骤可以在稍后将说明的形成元件隔离层223、选择晶体管SEL和复位晶体管RST的步骤之前执行，或者可以在该步骤之后执行，或者可以与该步骤并行地执行。

在执行了形成元件隔离层223、选择晶体管SEL和复位晶体管RST的步骤以及将第二半导体基板221形成为岛状形状的步骤之后，制造装置通过CVD方法在第二半导体基板221的正面221a侧形成绝缘膜225B。绝缘膜225B是绝缘膜225的一部分。接下来，制造装置通过CMP方法使绝缘膜225B的表面平坦化。

接下来，如图13所示，制造装置形成图3和图4A至图4C所示的配线L1至L10、多个焊盘电极227和绝缘膜225C。绝缘膜225C是绝缘膜225的一部分。例如，制造装置将在绝缘膜或半导体基板中形成接触孔的步骤、在绝缘膜上和接触孔中形成金属材料的步骤、使金属材料图案化的步骤、形成绝缘膜的步骤、以及使绝缘膜平坦化的步骤重复多次。如前所述，在垂直方向上延伸的配线包含钨(W)，并且在水平方向上延伸的配线和焊盘电极包含Cu或Cu合金。制造装置形成绝缘膜225C以覆盖焊盘电极227，然后通过CMP方法使绝缘膜225C的表面平坦化，从而焊盘电极227的正面227a从绝缘膜225C露出。结果，完成第二基板部20。

在形成第一基板部10和第二基板部20的步骤之前或之后，或者与该步骤并行，如图14所示，制造装置制作第三基板部30。例如，制造装置通过使用CMOS工艺在半导体基板301的正面301a上形成逻辑电路32(参见图1)。在形成逻辑电路32的步骤中，在半导体基板301与配线L30之间的连接区域中形成硅化物39。硅化物39包含半导体基板301的材料和配线L30的材料的化合物。例如，在形成逻辑电路32的步骤中，在半导体基板301中的杂质扩散区域的表面上形成通过使用CoSi₂或NiSi等的自对准硅化物(Self Aligned Silicide)工艺形成的硅化物。

在此，传感器像素12形成在第一基板部10中，读取电路22形成在第二基板部20中，并且逻辑电路32形成在第三基板部30中。在第一基板部10的传感器像素12和第二基板部20的读取电路22中没有形成硅化物。因此，在上述的形成传感器像素12的步骤中或者在上述的形成读取电路22的步骤中，能够执行诸如热氧化等高温处理，而不受硅化物耐热温度的限制。

在形成第三基板部30之后，制造装置将构成第三基板部30的半导体基板301的正面301a放置成与构成第二基板部20的第二半导体基板221的正面221a相对。然后，制造装置在保持位于半导体基板301的正面301a侧的绝缘膜304与位于第二半导体基板221的正面221a侧的绝缘膜225之间的紧密接触的同时对其施加热处理。结果，如图3所示，绝缘膜304和225一体化以形成层间绝缘膜，并且第二半导体基板221和半导体基板301隔着该层间绝缘膜接合在一起。第一基板部10的半导体基板11、第二基板部20的第一半导体基板211和第二半导体基板221、以及第三基板部30的半导体基板301隔着绝缘膜依次层叠。

此外，在施加热处理的步骤中，第三基板部30的焊盘电极305和第二基板部20的焊盘电极227通过Cu-Cu接合而一体化。该Cu-Cu接合对提高第二基板部20与第三基板部30之间的接合强度有很大贡献。通过上述步骤，完成了摄像装置1。

如至此所述的，根据本公开的第一实施例的摄像装置1包括具有用于执行光电转换的传感器像素12的第一基板部10和设置在第一基板部10的正面12a侧并且具有用于输出基于从传感器像素12输出的电荷的像素信号的读取电路22的第二基板部20。第二基板部20包括其上设置有读取电路22中所包括的放大晶体管AMP的第一半导体基板211以及设置在第一半导体基板211的正面211a侧并且其上设置有读取电路22中所包括的选择晶体管SEL和复位晶体管RST的第二半导体基板221。

根据上述构造，与读取电路22中所包括的所有晶体管都设置在一个半导体基板上的情况相比，能够增大晶体管的布置区域的面积。因此，提高了读取电路22上的布局的自由度。因此，在每个像素单元PU中，能够使放大晶体管AMP的栅极面积最大化，从而能够实现良好的噪声特性。由于放大晶体管AMP的面积被最大化，因此能够减少在摄像装置1中产生的随机噪声。

(第二实施例)

在上述的第一实施例中，已经说明了包括将第二半导体基板221层叠在第一半导体基板211上的第二基板部20的制造方法。然而，根据本公开的实施例的第二基板部20的制造方法不限于上述这一种方法。

图15和图16是根据本公开的第二实施例的摄像装置1A的制造方法的截面图。在图15中，直到在第二半导体基板221的正面221a侧形成绝缘膜215并且使绝缘膜215的表面平坦化的步骤为止的步骤都与第一实施例中的步骤相同。在使绝缘膜215平坦化之后，制造装置在绝缘膜215上形成半导体膜221A。半导体膜221A的示例包括诸如多晶硅(Poly-Si)、多晶锗(Poly-Ge)或IGZO(InGaZnO)等氧化物半导体、2D材料(实质上是具有一个或几个原子的如此小的厚度的二维材料)、III-V族半导体中的任一种、以及含有这些半导体中的至少任一种的层叠膜。

接下来，如图16所示，制造装置通过去除半导体膜221A的一部分而在平面图中将半导体膜221A形成为岛状形状。例如，通过光刻技术形成抗蚀剂图案，并且以抗蚀剂图案作为掩模对半导体膜221A进行干蚀刻，从而去除半导体膜221A的一部分。在该干蚀刻中，绝缘膜215用作蚀刻阻挡层。

另外，在将半导体膜221A形成为岛状形状的步骤之前或之后，或者与该步骤并行，制造装置通过使用CMOS工艺在半导体膜221A的正面221Aa侧形成元件隔离层223、选择晶体管SEL和复位晶体管RST(参见图4A)。例如，在形成元件隔离层213之后，制造装置在半导体膜221A的正面221Aa上形成选择晶体管SEL的栅极电极SG和复位晶体管RST的栅极电极RG。栅极电极SG和RG可以在同一步骤中同时形成。接下来，制造装置在栅极电极SG的两侧形成选择晶体管SEL的源极和漏极。另外，制造装置在栅极电极RG的两侧形成复位晶体管RST的源极和漏极。选择晶体管SEL的源极和漏极以及复位晶体管RST的源极和漏极可以在同一步骤中同时形成。

需要注意，将半导体膜221A形成为岛状形状的步骤可以在稍后将说明的形成元件隔离层223、选择晶体管SEL和复位晶体管RST的步骤之前执行，或者可以在该步骤之后执行，或者可以与该步骤并行地执行。

后续步骤与第一实施例中的步骤相同。制造装置在半导体膜221A的正面221Aa侧形成绝缘膜225B(参见图12)并且使绝缘膜225B的表面平坦化。接下来，制造装置形成图3和图4A至图4C所示的配线L1至L10、多个焊盘电极227(参见图13)和绝缘膜225C(参见图13)。然后，制造装置使焊盘电极227的正面227a(参见图13)从绝缘膜225C露出。结果，完成第二基板部20。在形成第二基板部20之后，制造装置将第三基板部30接合到第二基板部20。结果，完成摄像装置1A。

根据本公开的第二实施例的摄像装置1A包括具有用于执行光电转换的传感器像素的第一基板部10和设置在第一基板部10的正面12a侧并且具有用于输出基于从传感器像素12输出的电荷的像素信号的读取电路22的第二基板部20A。第二基板部20A包括其上设置有读取电路22中所包括的放大晶体管AMP的第一半导体基板211以及设置在第一半导体基板211的正面211a侧并且其上设置有读取电路22中所包括的选择晶体管SEL和复位晶体管RST的半导体膜221A。

根据上述构造，与读取电路22中所包括的所有晶体管仅设置在基板表面上的情况相比，能够增大晶体管的布置区域的面积。因此，提高了读取电路22上的布局的自由度。因此，在每个像素单元PU中，能够使放大晶体管AMP的栅极面积最大化，从而能够实现良好的噪声特性。由于放大晶体管AMP的面积被最大化，因此能够减少在摄像装置1中产生的随机噪声。

选择晶体管和复位晶体管所需的噪声特性不如放大晶体管所需的噪声特性那么严格。为此，如第二实施例中一样，即使在选择晶体管SEL和复位晶体管RST形成在不是单晶半导体基板而是包含多晶硅等的半导体膜221A上的情况下，摄像装置1A也能够实现良好的噪声特性。

(第三实施例)

在上述的第一实施例中，已经说明了其中针对多个传感器像素12中的各者设置有电连接到浮动扩散部FD的配线L2(即，浮动扩散部用触点)和电连接到阱层WE的配线L10(即，阱用触点)的结构(参见图4)。然而，本公开的实施例不限于该结构。在本公开的实施例中，可以针对每多个传感器像素12设置一个浮动扩散部用触点。例如，相邻的四个传感器像素12可以共用一个浮动扩散部用触点。类似地，可以针对每多个传感器像素12设置一个阱用触点。例如，相邻的四个传感器像素12可以共用一个阱用触点。

图17至图19是根据本公开的第三实施例的摄像装置1B的构造示例的在厚度方向上的截面图。图20至图22是根据本公开的第三实施例的多个像素单元PU的布局示例的在水平方向上的截面图。需要注意，图17至图19中的截面图是示意性的，而且并非旨在严格地示出实际结构。在图17至图19的截面图中，为了便于理解摄像装置1B的构造的说明，在位置sec1至位置sec3之间有意地改变晶体管和杂质扩散层在严格的水平方向上的位置。

具体地，在图17的摄像装置1B的像素单元PU中，位置sec1处的截面对应于沿着图20中的线A1-A1’截取的截面，位置sec2处的截面对应于沿着图21中的线B1-B1’截取的截面，并且位置sec3处的截面对应于沿着图22中的线C1-C1’截取的截面。类似地，在图18的摄像装置1B中，位置sec1处的截面对应于沿着图20中的线A2-A2’截取的截面，位置sec2处的截面对应于沿着图21中的线B2-B2’截取的截面，并且位置sec3处的截面对应于沿着图22中的线C2-C2’截取的截面。在图19的摄像装置1B中，位置sec1处的截面对应于沿着图20中的线A3-A3’截取的截面，位置sec2处的截面对应于沿着图21中的线B3-B3’截取的截面，并且位置sec3处的截面对应于沿着图22中的线C3-C3’截取的截面。

如图18和图22所示，在摄像装置1B中，共用跨越多个传感器像素12设置的公共焊盘电极102(其是根据本公开的“第一公共焊盘电极”的一个示例)和设置在公共焊盘电极102上的一个配线L2。例如，在平面图中，摄像装置1B包括其中四个传感器像素12的浮动扩散部FD1至FD4经由元件隔离层16彼此相邻的区域。在该区域中，设置有公共焊盘电极102。公共焊盘电极102设置为跨越四个浮动扩散部FD1至FD4，并且电连接到四个浮动扩散部FD1至FD4中的各者。例如，公共焊盘电极102包括掺杂有n型杂质或p型杂质的多晶硅膜。

在公共焊盘电极102的中心部分上设置有一个配线L2(即，浮动扩散部用触点)。如图18和图20至图22所示，设置在公共焊盘电极102的中心部分上的配线L2从第一基板部10贯穿第二基板部20的下侧基板210并且延伸至第二基板部20的上侧基板220。因此，配线L2经由设置在上侧基板220上的配线等连接到放大晶体管AMP的栅极电极AG。

另外，如图17和图22所示，在摄像装置1B中，共用跨越多个传感器像素12设置的公共焊盘电极110(其是根据本公开的“第二公共焊盘电极”的一个示例)和设置在公共焊盘电极110上的一个配线L10。例如，在平面图中，摄像装置1B包括其中四个传感器像素12的各个阱层WE经由元件隔离层16彼此相邻的区域。在该区域中，设置有公共焊盘电极110。公共焊盘电极110设置为跨越四个传感器像素12的阱层WE，并且电连接到四个传感器像素12的阱层WE中的各者。在某一示例中，公共焊盘电极110设置在沿着Y轴方向并排设置的一个公共焊盘电极102与另一个公共焊盘电极102之间。在Y轴方向上，公共焊盘电极102和110交替布置。例如，公共焊盘电极110包括掺杂有n型杂质或p型杂质的多晶硅膜。

在公共焊盘电极110的中心部分上设置有一个配线L10(即，阱用触点)。如图17和图19至图22所示，设置在公共焊盘电极110的中心部分上的配线L10从第一基板部10贯穿第二基板部20的下侧基板210，延伸至第二基板部20的上侧基板220，并且经由设置在上侧基板220上的配线等连接到供应基准电位(例如，接地电位：0V)的基准电位线。

设置在公共焊盘电极110的中心部分上的配线L10电连接到公共焊盘电极110的上表面、设置在下侧基板210中的贯通孔的内侧表面和设置在上侧基板220中的贯通孔的内侧表面。结果，第一基板部10的半导体基板11中的阱层WE以及第二基板部20的下侧基板210中的阱层和上侧基板220中的阱层连接到基准电位(例如，接地电位：0V)。

根据本公开的第三实施例的摄像装置1B提供了与根据第一实施例的摄像装置1提供的效果类似的效果。另外，摄像装置1B还包括设置在构成第一基板部10的半导体基板11的正面11a侧并且分别设置为跨越相邻的多个(例如，四个)传感器像素12的公共焊盘电极102和110。公共焊盘电极102电连接到四个传感器像素12的浮动扩散部FD。公共焊盘电极110电连接到四个传感器像素12的阱层WE。根据该构造，每四个传感器像素12能够共用连接到浮动扩散部FD的配线L2。每四个传感器像素12能够共用连接到阱层WE的公共配线L10。因此，能够减少配线L2和L10的数量，从而能够减小传感器像素12的面积，并且能够减小摄像装置1B的尺寸。

(第四实施例)

在上述的第一实施例中，已经说明了在半导体基板11上设置将相邻的传感器像素12彼此电隔离的元件隔离层16。在本公开的实施例中，元件隔离层16可以设置为从半导体基板11的正面11a朝向背面11b延伸，或者可以设置为从背面11b朝向正面11a延伸。例如，在根据第一实施例的摄像装置1的结构中，元件隔离层16设置为从半导体基板11的正面11a朝向背面11b延伸。第四实施例例示了其中元件隔离层16设置为从半导体基板11的背面11b朝向正面11a延伸的结构。

图23是根据本公开的第四实施例的摄像装置1C的构造示例的在厚度方向上的截面图。如图23所示，在摄像装置1C中，元件隔离层16设置为从半导体基板11的背面11b(即，光入射表面)朝向正面11a延伸。例如，元件隔离层16是深沟槽隔离(DTI：Deep TrenchIsolation)。元件隔离层16是通过从背面11b朝向正面11a形成深沟槽并且在该深沟槽中嵌入氧化硅等的绝缘膜而形成的。利用该构造，摄像装置1C也能够提供与根据第一实施例的摄像装置1提供的效果类似的效果。

需要注意，图23示出了其中元件隔离层16设置为从半导体基板11的背面11b延伸至半导体基板11内部的结构，但是该结构仅仅是一个示例。在第三实施例中，元件隔离层16可以到达半导体基板11的正面11a。即，元件隔离层16可以贯穿半导体基板11。

(其他实施例)

至此，已经基于实施例和变形例给出了本公开的说明。然而，提供本公开中所包括的说明书或附图不应被理解为限定本公开。根据本公开，各种替代实施方式、实施例和操作技术对本领域技术人员是显而易见的。

例如，在上述的第一实施例中，放大晶体管AMP设置在第一半导体基板211上，而选择晶体管SEL和复位晶体管RST设置在第二半导体基板221上。然而，本公开的实施例不限于此。选择晶体管SEL和复位晶体管RST可以设置在第一半导体基板211上，而放大晶体管AMP可以设置在第二半导体基板221上。可替代地，选择晶体管SEL和复位晶体管RST中的一者以及放大晶体管AMP可以设置在第一半导体基板211上，而选择晶体管SEL和复位晶体管RST中的另一者可以设置在第二半导体基板221上。

在上述的第二实施例中，放大晶体管AMP设置在第一半导体基板211上，而选择晶体管SEL和复位晶体管RST设置在半导体膜221A上。然而，本公开的实施例不限于此。选择晶体管SEL和复位晶体管RST可以设置在第一半导体基板211上，而放大晶体管AMP可以设置在半导体膜221A上。可替代地，选择晶体管SEL和复位晶体管RST中的一者以及放大晶体管AMP可以设置在第一半导体基板211上，而选择晶体管SEL和复位晶体管RST中的另一者可以设置在半导体膜221A上。

如上所述，不言而喻，本技术包括在本文中未说明的各种实施例等。在上述实施例和变形例的主旨内，能够进行部件的省略、部件的更换和部件的变更中的至少一种。另外，在本文中说明的效果仅是示例而非限制性的。还可以提供任何其他效果。

需要注意，本公开还能够具有以下构造。

(1)一种摄像装置，其包括：

第一基板部，其包括用于执行光电转换的传感器像素；和

第二基板部，其设置在所述第一基板部的一个表面侧，并且包括用于输出基于从所述传感器像素输出的电荷的像素信号的读取电路，其中，

所述第二基板部包括：

第一半导体基板，在所述第一半导体基板上设置有所述读取电路中所包括的第一晶体管；和

第二半导体基板，其设置在所述第一半导体基板的一个表面侧，并且在所述第二半导体基板上设置有所述读取电路中所包括的第二晶体管。

(2)一种摄像装置，其包括：

第一基板部，其包括用于执行光电转换的传感器像素；和

第二基板部，其设置在所述第一基板部的一个表面侧，并且包括用于输出基于从所述传感器像素输出的电荷的像素信号的读取电路，其中，

所述第二基板部包括：

第一半导体基板，在所述第一半导体基板上设置有所述读取电路中所包括的第一晶体管；和

半导体膜，其设置在所述第一半导体基板的一个表面侧，并且

在所述半导体膜上设置有所述读取电路中所包括的第二晶体管。

(3)根据(1)或(2)所述的摄像装置，其中，

在所述第二基板部的厚度方向上，所述第一晶体管与所述第二晶体管重叠。

(4)根据(1)至(3)中任一项所述的摄像装置，其中，

所述传感器像素包括：

光电转换元件；

传输晶体管，其电连接到所述光电转换元件；和

浮动扩散部，其临时保持从所述光电转换元件经由所述传输晶体管输出的电荷，

所述读取电路包括：

复位晶体管，其将所述浮动扩散部的电位复位到预定电位；

放大晶体管，其产生具有与保持在所述浮动扩散部中的所述电荷的电平相对应的电压的信号作为所述像素信号；和

选择晶体管，其控制来自所述放大晶体管的所述像素信号的输出时序，

所述第一晶体管包括所述放大晶体管，并且

所述第二晶体管包括所述复位晶体管和所述选择晶体管。

(5)根据(4)所述的摄像装置，其中，

一个所述读取电路电连接到多个所述传感器像素，从而形成一个像素单元，并且

在从包括所述第一基板部和所述第二基板部的层叠体的厚度方向看到的平面图中，所述放大晶体管位于所述像素单元的中心部分中。

(6)根据(5)所述的摄像装置，其中，

所述层叠体包括电连接到所述传感器像素的配线组，并且

在从所述层叠体的所述厚度方向看到的所述平面图中，所述配线组的至少一部分夹着所述放大晶体管左右对称地设置。

(7)根据(1)至(6)中任一项所述的摄像装置，其还包括：

第三基板部，其设置在所述第二基板部的与面对所述第一基板部的表面相反的一侧，其中，

在所述第三基板部上设置有处理所述像素信号的逻辑电路。

(8)根据(7)所述的摄像装置，其中，

在所述第三基板部中设置有硅化物。

(9)根据(1)至(8)中任一项所述的摄像装置，其还包括：

第一公共焊盘电极，其设置在所述第一基板部的所述一个表面侧，并且设置为跨越相邻的多个所述传感器像素，其中，

所述传感器像素分别包括：

光电转换元件；

传输晶体管，其电连接到所述光电转换元件；和

浮动扩散部，其临时保持从所述光电转换元件经由所述传输晶体管输出的电荷，并且

所述第一公共焊盘电极电连接到多个所述传感器像素的所述浮动扩散部。

(10)根据(1)至(9)中任一项所述的摄像装置，其还包括：

第二公共焊盘电极，其设置在所述第一基板部的所述一个表面侧，并且设置为跨越相邻的多个所述传感器像素，其中，

所述传感器像素分别具有阱层，并且

所述第二公共焊盘电极电连接到多个所述传感器像素的所述阱层。

(11)根据(1)至(10)中任一项所述的摄像装置，其还包括：

元件隔离层，其设置在所述第一基板部中，并且设置在相邻的多个所述传感器像素之间，其中，

所述元件隔离层设置为从所述第一基板部的所述一个表面朝向位于所述一个表面的相反侧的另一个表面延伸。

(12)根据(1)至(10)中任一项所述的摄像装置，其还包括：

元件隔离层，其设置在所述第一基板部中，并且设置在相邻的多个所述传感器像素之间，其中，

所述元件隔离层设置为从所述第一基板部的位于所述一个表面的相反侧的另一个表面朝向所述一个表面延伸。

附图标记列表

1、1A、1B、1C：摄像装置

3：列信号处理电路

10：第一基板部(底部基板)

10a、11a、12a、221a、221a、221Aa、227a、301a：正面

11、301：半导体基板

12：传感器像素

13：像素区域

15、215、217、225、225A、225B、225C、304：绝缘膜

16、213、223：元件隔离层

17：杂质扩散层

20、20A：第二基板部

22：读取电路

23：像素驱动线

24：垂直信号线

30：第三基板部

32：逻辑电路

33：垂直驱动电路

34：列信号处理电路

35：水平驱动电路

36：系统控制电路

39：硅化物

51、53：层间绝缘膜

102、110：公共焊盘电极

210：下侧基板(中间基板)

211：第一半导体基板

11b、211b、221b：背面

220：上侧基板(顶部基板)

221：第二半导体基板

221A：半导体膜

227、305：焊盘电极

AG：栅极电极

AMP：放大晶体管

FD：浮动扩散部

L1至L10、L30：配线

PD：光电二极管

PU：像素单元

RG：栅极电极

RST：复位晶体管

sec1、sec2、sec3：位置

SEL：选择晶体管

SG：栅极电极

TG：栅极电极

TR：传输晶体管

VDD：电源线

Vout：输出电压

WE：阱层。