具体实施方式

如背景技术所言，前述方法中形成的若干电容孔的尺寸会不均匀(比如有些电容孔的尺寸较大，有些电容孔的尺寸会较小)，影响了DRAM的性能。

对现有的DRAM形成过程进行研究后发现，现有在形成支撑层(一般材料为氮化硅或氧化硅)后，在所述支撑层上还会形成硬掩膜层(一般材料为多晶硅)，而为了保证硬掩膜层在刻蚀支撑层时的阻挡性能，所述硬掩膜层的厚度一般较厚(大于800纳米)；在形成硬掩膜层后，在所述硬掩膜层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述硬掩膜层，在所述硬掩膜层中形成若干刻蚀孔，在刻蚀所述硬掩膜层时必须要有足够的过刻蚀(over etch)才能将硬掩膜层刻穿，因而对硬掩膜层过刻蚀时还会刻蚀部分的支撑层，使得刻蚀孔的底部位于支撑层中，但是现有的过刻蚀过程容易使得形成刻蚀孔的底部在支撑层中的深度不一(刻蚀孔的底部在支撑层中的深度不一的原因：一方面，刻蚀所述硬掩膜层时采用等离子体刻蚀，在刻蚀腔室中，晶圆中间上方分布的等离子浓度大于晶圆边缘上方分布的等离子浓度；另一方面，为了形成较小尺寸的电容孔，现有通常采用双重图形工艺形成所述图形化的掩膜层，具体的通过双重图形工艺在所述硬掩膜层上形成沿第一方向排布的若干分立的第一掩膜图形；在所述第一掩膜图形上通过双重图形工艺形成沿第二方向排布的若干分立的第二掩膜图形，所述第一方向与第二方向呈一夹角，所述第一掩膜图形和第二掩膜图形构成所述图形化的掩膜层，采用双重图形工艺形成第一掩膜图形和第二掩膜图形时，由于刻蚀选择比的不同，在所述硬掩膜层表面会形成深度不一的过刻蚀开口，该深度不一的过刻蚀开口在刻蚀硬掩膜层时会传导至支撑层中)。刻蚀孔的底部在支撑层中的深度不一，一种情况下，使得后续沿若干刻蚀孔刻蚀所述支撑层形成若干电容孔时，有些电容孔(沿深度较深的刻蚀孔进行刻蚀形成的电容孔)会先暴露出对应连接垫的表面，有些电容孔(沿深度较浅的刻蚀孔进行刻蚀形成的电容孔)会后暴露出相应的连接垫的表面，先暴露连接垫的电容孔由于刻蚀过程仍在继续，刻蚀等离子体仍在往电容孔移动，由于连接垫不会消耗刻蚀等离子，因而刻蚀等离子会对电容孔侧面的支撑层进行刻蚀，使得先暴露连接垫的电容孔的尺寸会进一步变大，最终在所有的电容孔都形成时，有些电容孔的尺寸会较大，使得形成若干电容孔的尺寸会不均匀，后续在电容孔中形成电容结构时，电容结构的性能会受到影响，从而影响了DRAM的性能。另一种情况下，当相同的刻蚀时间下，有的电容孔刻蚀到底部与连接垫连接，有的电容孔刻不到底部不能与连接垫连接，就导致有些电容达不到存储电荷的效果，整体器件性能都会受影响。为此，本发明提供了一种DRAM的电容孔形成方法，在所述半导体基底上形成支撑层后，在所述支撑层上形成过刻蚀深度调节层，所述过刻蚀深度调节层包括位于支撑层上的第一材料层和位于第一材料层上的第二材料层，所述第一材料层和第二材料层的材料不相同且均与后续形成的硬掩膜层的材料不相同，且所述第一材料层和第二材料层的厚度均小于后续形成的硬掩膜层的厚度，然后在所述过刻蚀深度调节层上形成硬掩膜层，通过在支撑层上形成两层厚度较薄并且材料不相同的第一材料层和第二材料层作为过刻蚀调节层，在硬掩膜层形成刻蚀孔并对硬掩膜层进行过刻蚀时，能在第二材料层中形成一定的过刻蚀深度，并能使得刻蚀孔在第一材料层停住，从而能矫正和调节刻蚀孔的刻蚀深度，使得过刻蚀硬掩膜层后形成的刻蚀孔能具有相同的深度或者深度相差很小，后续沿刻蚀孔刻蚀所述支撑层在支撑层中形成暴露连接垫表面的电容孔时，不会由于刻蚀孔深度的不一而影响电容孔的刻蚀，使得形成的若干电容孔暴露出相应的连接垫的时间点基本相同或者相差很小，防止形成电容孔时对部分电容孔的侧向刻蚀，使得若干电容孔的尺寸较为均匀，提高DRAM的性能。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

参考图1，提供半导体基底200，所述半导体基底200中形成有若干连接垫220。

所述半导体基底200作为后续工艺的平台。在一实施例中，所述半导体基底200包括半导体衬底201和位于半导体衬底上的至少一层介质层202，所述连接垫220位于介质层202中。

所述半导体衬底的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中所述半导体衬底201材料为硅。所述半导体衬底中根据需要掺杂一定的杂质离子，所述杂质离子可以为N型杂质离子或P型杂质离子。

所述半导体衬底中形成有若干沟槽型晶体管，每一个所述沟槽型晶体管包括有源区；位于有源区中的至少具有一个沟槽，所述沟槽将有源区分为一个漏区和至少一个源区，具体的，当所述沟槽的数量为一个时，所述一个沟槽将有源区分为分别位于沟槽两侧的源区和漏区，当所述沟槽的数量为两个时，两个沟槽相互平行，所述两个沟道将有源区分为位于两个沟槽之间的漏区和分别位于两个沟槽外侧的两个源区；位于所述沟槽中的栅极结构或字线(WL)。所述沟槽型晶体管的漏区后续与位线连接，所述沟槽型晶体管的源区后续与电容器连接。所述介质层中形成的连接垫220与对应的源区连接，具体的所述连接垫220可以通过金属连接结构与对应的源区连接。

所述介质层202可以为单层或多层(大于等于2层)堆叠结构，所述介质层的材料可以氮化硅、氮氧化硅、氧化硅、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼磷的二氧化硅)、低介电常数材料、其它适合的材料及/或上述的组合

参考图2，在所述半导体基底200上形成支撑层205。

所述支撑层205用于限定和支撑后续形成的电容器结构。

本实施例中，所述支撑层205为多层堆叠结构，所述多层堆叠结构包括若干交替层叠的牺牲层203和子支撑层204。本实施例中，以多层堆叠结构具有四层，即具有两层牺牲层203和两层子支撑层204作为示例进行说明，所述多层堆叠结构中最底层为一层牺牲层203，最顶层为一层子支撑层204。

所述支撑层205中具有牺牲层的目的是后续通过去除牺牲层，在去除牺牲层的位置和电容孔中可以形成双面电容器。所述牺牲层203和子支撑层204的材料不相同，所述牺牲层203的材料可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种，所述支撑层204可以为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅中的一种。本实施例中，所述子支撑层204的材料为氮化硅，所述牺牲层203的材料为氧化硅。

在其他实施例中，所述支撑层可以为单层结构，后续在支撑层中形成电容孔后，在电容孔中形成单面电容器结构。

在一实施例中，所述支撑层205的厚度为2000纳米-3000纳米。本实施例中，所述支撑层205的厚度为2800纳米。

参考图3，在所述支撑层205上形成过刻蚀深度调节层208，所述过刻蚀深度调节层208包括位于支撑层205上的第一材料层206和位于第一材料层206上的第二材料层207，所述第一材料层206和第二材料层207的材料不相同且均与后续形成的硬掩膜层的材料不相同，且所述第一材料层206和第二材料层207的厚度均小于后续形成的硬掩膜层的厚度；在所述过刻蚀深度调节层208上形成硬掩膜层209。

本申请在支撑层205上形成过刻蚀深度调节层208，所述过刻蚀深度调节层208包括第一材料层206和位于第一材料层206上的第二材料层207，且所述第一材料层206和第二材料层207的材料不相同且均与形成的硬掩膜层209的材料不相同，且所述第一材料层206和第二材料层207的厚度均小于形成的硬掩膜层209的厚度，通过形成两层厚度较薄并且材料不相同的第一材料层和第二材料层作为过刻蚀调节层，在硬掩膜层209形成刻蚀孔并对硬掩膜层进行过刻蚀时，能在第二材料层中形成一定的过刻蚀深度，并能使得刻蚀孔在第一材料层停住，从而能矫正和调节刻蚀孔的刻蚀深度，使得过刻蚀硬掩膜层209后形成的刻蚀孔能具有相同的深度或者深度相差很小，后续沿刻蚀孔刻蚀所述支撑层在支撑层中形成暴露连接垫表面的电容孔时，不会由于刻蚀孔深度的不一而影响电容孔的刻蚀，使得形成的若干电容孔暴露出相应的连接垫的时间点基本相同或者相差很小，防止形成电容孔时对部分电容孔的侧向刻蚀，使得若干电容孔的尺寸较为均匀，提高DRAM的性能。

在一实施例中，所述硬掩膜层209上还形成有图形化的光刻胶层210，以所述图形化的光刻胶层210作为后续刻蚀所述硬掩膜层209时的掩膜。

在另一实施例中，在所述硬掩膜层209上形成若干分立的沿第一方向排布的第一掩膜图形，在第一掩膜图形上形成若干分立的沿第二方向排布的第二掩膜图形，所述第一方向和第二方向呈一夹角，后续以所述第一掩膜图形和第二图形掩膜图形为掩膜刻蚀所述硬掩膜层。

在一实施例中，后续刻蚀所述硬掩膜层209，形成若干刻蚀孔时，所述硬掩膜层209相对于第二材料层207的刻蚀选择比大于所述硬掩膜层209相对于第一材料层206的刻蚀选择比，使得过刻蚀硬掩膜层时，对第二材料层和第一材料层的刻蚀速率依次降低，更有利于若干刻蚀孔底部位置的控制和形成，使得过刻蚀硬掩膜层209后形成的刻蚀孔能具有相同的深度或者深度相差很小。

在一具体的实施例中，所述第一材料层206和第二材料层207的厚度为硬掩膜层209厚度的1/20-1/40，可以为1/20、1/30、1/40，且后续刻蚀所述硬掩膜层209，形成若干刻蚀孔时，所述硬掩膜层209相对于所述第二材料层207的刻蚀选择比大于2:1，可以为3:1-4:1，具体可以为3:1，4:1，所述硬掩膜层209相对于所述第一材料层206的刻蚀选择比大于7:1可以为8:1-10:1，具体可以为8:1，9:1，10:1，所述第二材料层207相对于所述第一材料层206的刻蚀选择比大于3:1，可以为4:1-6:1，具体可以为4:1，5:1，6:1，通过对第一材料层206和第二材料层207相对于硬掩膜层特定厚度和特定选择比的设定，从而在形成刻蚀孔工艺中，能更简单和更高效的对刻蚀孔的刻蚀深度进行矫正和调节，使得过刻蚀硬掩膜层209后形成的刻蚀孔能具有相同的深度或者深度相差很小。

为了使得所述硬掩膜层209在后续刻蚀支撑层时具有足够的掩膜阻挡能力，所述硬掩膜层209的厚度一般较厚(大于500纳米)，并且所述第二材料层207和第一材料层206的厚度不能过厚或过薄，过厚的话，会增加图形化硬掩膜层209形成刻蚀孔过程中的高深宽比，增加蚀刻难度，过薄的话，在一定程度上无法起到停止层的作用，也会增加刻蚀难度，从而使得过刻蚀硬掩膜层209后形成的刻蚀孔能保持相同的深度或者深度相差很小难度增大，本实施例中，所述硬掩模层209的材料为多晶硅，所述第二材料层207的材料为氮化硅或氮碳化硅，所述第一材料层206的材料为氧化硅，所述硬掩膜层209的厚度为700-900纳米，可以为700纳米、800纳米、900纳米，所述第二材料层207的厚度为10-20nm，可以为10纳米、15纳米、20纳米，所述第一材料层的厚度为10-20nm，可以为10纳米、15纳米、20纳米。

参考图4，刻蚀所述硬掩膜层209，形成若干刻蚀孔211，且在刻蚀所述硬掩膜层209形成刻蚀孔211时，过刻蚀所述硬掩膜层209，在所述第二材料层207中形成一定的过刻蚀深度，并使得所述刻蚀孔211停止在第一材料层206中。

刻蚀所述硬掩膜层209采用各项异性的干法刻蚀。本实施例中，所述各项异性的干法刻蚀为各项异性的等离子刻蚀工艺，所述各项异性的干法刻蚀采用的刻蚀气体包括Cl₂。

参考图5，沿所述刻蚀孔211刻蚀所述第一材料层206和支撑层205，在所述支撑层205中形成若干暴露出相应的连接垫220表面的电容孔212。

刻蚀所述第一材料层206和支撑层205采用各项异性的干法刻蚀工艺。

本实施例中，刻蚀所述第一材料层206和支撑层205采用的气体包括CF₄、C₄F₈和CHF₃中的一种或几种。

参考图6，去除所述硬掩膜层209和过刻蚀调节层208。

在一实施例中，可以通过单独的刻蚀工艺或平坦化工艺去除所述所述硬掩膜层209和过刻蚀调节层208。在另一实施例中，所述硬掩膜层209和过刻蚀调节层208也可以在后续形成第一电极层时通过平坦化工艺去除。

本实施例中，在形成电容孔212后，还包括：在所述电容孔的内壁上形成第一电极层；去除所述电容孔之间的牺牲层，在去除所述牺牲层的位置和电容孔中填充电容介质层和位于电容介质层上的第二电极层，形成复数个双面电容器。

在其他实施例中，当所述支撑层为单层结构时，在形成电容孔后，在所述电容孔中形成单面电容器，所述单面电容器包括位于电容孔的内壁上的第一电极层；位于第一电极层上的电容介质层；位于电容介质层上的第二电极层。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。