具体实施方式

这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。

在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本公开说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

相关技术中，光场显示的数据量大，为了节省显示资源，常常将设于显示面板的外围区的栅极驱动电路划分为多个驱动区域，各驱动区域包括多个级联的移位寄存单元。其中，各驱动区域设有对应的起始信号线，导致起始信号线的数量较多。此外，在驱动区域划分完成后，一个驱动区域中的移位寄存单元无法与另一个驱动区域中的移位寄存单元构成新的驱动区域，也就是说，一旦驱动区域划分完成，便无法调整，进而使栅极驱动电路无法实现任意分区。对于显示面板，由于栅极驱动电路无法实现任意分区，从而无法实现显示面板上任意区域的单独刷新。

本公开中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

本公开实施方式提供一种移位寄存单元，应用于栅极驱动电路中。如图1所示，该移位寄存单元可以包括移位寄存器1以及控制电路2，其中：

该移位寄存器1与信号输入端CR以及信号输出端OUT连接，用于在信号输入端CR的电位的控制下控制信号输出端OUT的电位。该控制电路2与起始信号端STV、控制信号端EN以及信号输入端CR连接，用于根据控制信号端EN的电位控制起始信号端STV与信号输入端CR连接。

本公开实施方式的移位寄存单元，控制电路2与起始信号端STV控制、控制信号端EN以及信号输入端CR连接，在多个移位寄存单元应用于栅极驱动电路时，控制电路2能够根据控制信号端EN的电位控制起始信号端STV与信号输入端CR连接，从而可以控制是否向移位寄存器1输入起始信号，进而能够从任意一个移位寄存单元开始对显示面板进行驱动，使显示面板可以从任意像素行开始进行刷新，从而实现了显示面板上任意区域的单独刷新。

下面对本公开实施方式的移位寄存单元的各部分进行详细说明：

如图2所示，该移位寄存器1与信号输入端CR以及信号输出端OUT连接，用于在信号输入端CR的电位的控制下控制信号输出端OUT的电位。其中，该移位寄存器1可以包括输入子电路101和输出子电路102。该输出子电路102可以与信号输入端CR以及上拉节点PU连接，用于根据信号输入端CR的电位控制上拉节点PU的电位。该输出子电路102可以与信号输出端OUT、时钟信号端CLK以及上拉节点PU连接，用于在上拉节点PU的电位的控制下控制时钟信号端CLK与信号输出端OUT连接。该移位寄存器1还可以包括复位子电路103。该复位子电路103可以与上拉节点PU以及复位信号端RESET连接，用于在复位信号端RESET的电位的控制下对上拉节点PU进行复位。

举例而言，如图2所示，上述的输入子电路101可以包括第三晶体管T3，上述的输出子电路102可以包括第四晶体管T4，上述的复位子电路103可以包括第五晶体管T5。该第三晶体管T3的第一极连接于信号输入端CR，第三晶体管T3的第二极连接于上拉节点PU，第三晶体管T3的控制极可以连接于信号输入端CR。该第四晶体管T4的第一极连接于时钟信号端CLK，第四晶体管T4的第二极连接于信号输出端OUT，第四晶体管T4的控制极可以连接于上拉节点PU。该第五晶体管T5的第一极连接于复位电源端VGL，该第五晶体管T5的第二极连接于上拉节点PU，该第五晶体管T5的控制极连接于复位信号端RESET。此外，该输出子电路102还可以包括自举电容C2。该自举电容C2的第一极连接于上拉节点PU，该自举电容C2的第二极连接于信号输出端OUT。

如图1所示，该控制电路2与起始信号端STV、控制信号端EN以及信号输入端CR连接，用于根据控制信号端EN的电位控制起始信号端STV与信号输入端CR连接，以将起始信号端STV的电位写入信号输入端CR。

在本公开一实施方式中，如图3所示，该控制电路2可以包括起始信号写入子电路201以及第一控制子电路202。该起始信号写入子电路201与起始信号端STV、第一节点N1以及信号输入端CR连接，用于在第一节点N1的电位的控制下控制起始信号端STV与信号输入端CR连接。该第一控制子电路202与控制信号端EN以及第一节点N1连接，用于根据控制信号端EN的电位控制第一节点N1的电位。进一步地，该第一控制子电路202与信号输出端OUT连接，用于在信号输出端OUT的电位的控制下控制第一节点N1与控制信号端EN连接。举例而言，该起始信号写入子电路201可以包括第一晶体管T1。该第一晶体管T1的第一极连接于起始信号端STV，第一晶体管T1的第二极连接于信号输入端CR，第一晶体管T1的控制极连接于第一节点N1。该第一控制子电路202包括第二晶体管T2。该第二晶体管T2的第一极连接于控制信号端EN，第二晶体管T2的第二极连接于第一节点N1，第一晶体管T1的控制极连接于信号输出端OUT。此外，该控制电路2还可以包括存储子电路203。该存储子电路203可以连接于第一节点N1，用于对第一节点N1的电位进行保持。举例而言，该存储子电路203可以包括存储电容C1。该存储电容C1的第一极连接于第一节点N1，存储电容C1的第二极连接于固定电源端。其中，该固定电源端可以为接地，但本公开实施方式对此不做特殊限定。

在本公开另一实施方式中，如图4所示，该控制电路2可以包括逻辑门电路204和第二控制子电路205。该逻辑门电路204的第一输入端连接于起始信号端STV，逻辑门电路204的第二输入端连接于第一节点N2，逻辑门电路204的输出端连接于信号输入端CR。以起始信号端STV的有效电平为高电平为例，该逻辑门可以为与门，也就是说，只有在起始信号端STV的电平和第一节点N2的电平均为高电平时，逻辑门才会输出高电平；以起始信号端STV的有效电平为低电平为例，该逻辑门可以为或门，也就是说，只有在起始信号端STV的电平和第一节点N2的电平均为低电平时，逻辑门才会输出低电平。

如图4所示，该第二控制子电路205与控制信号端EN以及第一节点N2连接，用于根据控制信号端EN的电位控制第一节点N2的电位。进一步地，该第二控制子电路205与信号输出端OUT连接，用于根据控制信号端EN的电位以及信号输出端OUT的电位控制第一节点N2的电位。举例而言，该第二控制子电路205可以包括锁存器。该锁存器的第一输入端连接于控制信号端EN，锁存器的第二输入端连接于信号输出端OUT，锁存器的输出端连接于逻辑门电路204的第二输入端。

本公开实施方式还提供一种移位寄存单元的驱动方法。该驱动方法可以采用上述任一实施方式所述的移位寄存单元。该驱动方法可以包括：使移位寄存器1在信号输入端CR的电位的控制下控制信号输出端OUT的电位；使控制电路2根据控制信号端EN的电位控制起始信号端STV与信号输入端CR连接。

本公开实施方式还提供一种栅极驱动电路。如图5和图6所示，该栅极驱动电路可以包括多个级联的上述任一实施方式所述的移位寄存单元。其中，各移位寄存单元中的控制电路2可以连接于同一个起始信号端STV，也就是说，各移位寄存单元中的控制电路2可以与同一根起始信号线连接。对于包括多个像素行的显示面板，本公开栅极驱动电路中的各级移位寄存单元分别与不同的像素行连接。在本公开的栅极驱动电路中，本级移位寄存单元的信号输入端CR(n)可以与上一级的移位寄存单元的信号输出端OUT(n-1)相连，但本公开实施方式对此不做特殊限定。

图7所示时序图为本公开实施方式的栅极驱动电路的工作时序图。下面结合图7所示的工作时序图对图5中的栅极驱动电路的工作过程加以详细的说明，以上述所有晶体管均为N型薄膜晶体管为例，所有晶体管的导通电平均为高电平。

如图5和图7所示，在第一阶段S1，通过起始信号端STV向第一级的移位寄存单元的信号输入端输出高电平的起始信号，以对包括多个像素行的显示面板进行全屏扫描，在信号输出端OUT(n+2)与控制信号端EN均为高电平时，第(n+2)级的移位寄存单元的第二晶体管T2打开，第一节点N1为高电平，并由存储电容C1进行保持，第(n+2)级的移位寄存单元的第二晶体管T2处于打开状态并保持；在第二阶段S2，在起始信号端STV为高电平时，由于第(n+2)级的移位寄存单元的第二晶体管T2处于打开状态，从而使第(n+2)级的移位寄存单元的信号输入端CR(n+2)写入高电平，进而使第(n+2)级的移位寄存单元的信号输出端OUT(n+2)为高电平。可知，对于本公开的栅极驱动电路，可以选择从第(n+2)级的移位寄存单元开始进行驱动，且通过改变控制信号端EN的时序，可以实现从任意级的移位寄存单元开始进行驱动，即从显示面板的任意行开始进行扫描。

下面结合图7所示的工作时序图对图6中的栅极驱动电路的工作过程加以详细的说明，该逻辑门电路204为与门，第二控制子电路205包括锁存器。

如图6和图7所示，在第一阶段S1，通过起始信号端STV向第一级的移位寄存单元的信号输入端输出高电平的起始信号，以对包括多个像素行的显示面板进行全屏扫描，在信号输出端OUT(n+2)与控制信号端EN均为高电平时，锁存器输出的信号为高电平，且在控制信号端EN的电平由高电平变为低电平时，锁存器输出的信号保持高电平状态；在第二阶段S2，在起始信号端STV为高电平时，由于第(n+2)级的移位寄存单元的锁存器输出的信号为高电平，从而使第(n+2)级的移位寄存单元的逻辑门电路204输出高电平，以使信号输入端CR(n+2)为高电平，进而使第(n+2)级的移位寄存单元的信号输出端OUT(n+2)为高电平。可知，对于本公开的栅极驱动电路，可以选择从第(n+2)级的移位寄存单元开始进行驱动，且通过改变控制信号端EN的时序，可以实现从任意级的移位寄存单元开始进行驱动，即从显示面板的任意行开始进行扫描。

本公开实施方式还提供一种显示面板。该显示面板可以包括上述任一实施方式所述的栅极驱动电路。当然，该显示面板还可以包括像素驱动电路。如图8所示，该像素驱动电路可以包括扫描晶体管U1、驱动晶体管U3以及发光控制晶体管U4。该扫描晶体管U1的控制极连接扫描线，该扫描晶体管U1的第一极与数据信号线DATA连接，该扫描晶体管U1的第二极与驱动晶体管U3的控制极连接；该发光控制晶体管U4用于接收发光控制信号EM，该发光控制晶体管U4的第一极与电源端VDD连接，该发光控制晶体管U4的第二极与驱动晶体管U3的第一极连接，该驱动晶体管U3的第二极与发光元件L0的第一极连接，发光元件L0的第二极与电源端VSS连接。上述的栅极信号输出端OUT<n>输出的信号可以为所述的发光控制信号EM。该像素驱动电路还可以包括第一电容C3以及检测晶体管U2。该第一电容C3连接于发光元件L0的第一极与驱动晶体管U3的控制极之间。该检测晶体管U2的第一极与检测线SENSE连接，该检测晶体管U2的第二极与发光元件L0的第一极连接。

本公开实施方式提供的显示面板、栅极驱动电路、移位寄存单元及其驱动方法属于同一发明构思，相关细节及有益效果的描述可互相参见，不再进行赘述。

以上所述仅是本公开的较佳实施方式而已，并非对本公开做任何形式上的限制，虽然本公开已以较佳实施方式揭露如上，然而并非用以限定本公开，任何熟悉本专业的技术人员，在不脱离本公开技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本公开技术方案的内容，依据本公开的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本公开技术方案的范围内。