具体实施方式

附图仅用于示例性说明，不能理解为对本专利的限制；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

下面结合附图和实施例对本发明的技术方案做进一步的说明。

实施例1

本实施例提出一种基于高层次综合工具的快速傅里叶算法优化方法，如图1所示，为本实施例的快速傅里叶算法优化方法的流程图。

本实施例提出的基于高层次综合工具的快速傅里叶算法优化方法中，包括以下步骤：

S1、根据预设的目标功能构建快速傅里叶算法模型，所述快速傅里叶算法模型包括旋转因子。

本实施例中，先对预期的快速傅里叶算法功能进行分析，再利用高层次语言构建快速傅里叶算法模型，用于实现预设的目标功能。其中，本实施例中的旋转因子以欧拉公式形式设置在所述快速傅里叶算法模型中，其表达公式如下：

式中，N表示快速傅里叶算法模型设置的采样点的数量。

S2、对所述快速傅里叶算法模型中的旋转因子进行优化设计。

本实施例中，对所述快速傅里叶算法模型中的旋转因子进行优化设计的步骤包括：对所述旋转因子中的余弦值项和正弦值项进行预计算。

具体的，本实施例结合欧拉公式e^ix＝cosx+isinx，预先计算旋转因子中的余弦值项和正弦值项，再将对应的旋转因子作为数组元素输入快速傅里叶算法模型中，得到优化的快速傅里叶算法模型。

在具体实施过程中，可采用MATLAB对旋转因子中的余弦值项和正弦值项进行预计算。

进一步的，为了验证当前构建的快速傅里叶算法模型的可行性，保证快速傅里叶算法模型能够准确实现预设的目标功能，可选地执行以下步骤：

构建算法分析模型，将经过优化设计的快速傅里叶算法模型输入所述算法检测模型中进行可行性分析，当输出分析结果为可行时，则执行所述S3步骤，否则跳转执行S1步骤。

其中，所述算法分析模型用于验证当前构建的快速傅里叶算法模型是否能够实现预设的目标功能。例如利用visual studio验证以高层次语言构建的快速傅里叶算法模型的功能，当其仿真效果与预设的目标功能相同，则输出分析结果为可行。

S3、采用高层次综合工具将所述快速傅里叶算法模型转换为基于硬件描述语言的快速傅里叶算法模型，并烧录至FPGA芯片中进行仿真。

本实施例中，采用高层次综合工具将所述快速傅里叶算法模型转换为基于硬件描述语言的快速傅里叶算法模型，所述硬件描述语言包括RTL、Verilog或VHDL代码。

S4、对FPGA芯片资源消耗量进行判别：当资源消耗量大于或等于预设的阈值时，跳转执行S2步骤；当资源消耗量小于预设的阈值时，则完成快速傅里叶算法优化。

本实施例中，所述资源消耗量包括查找表消耗量、触发器消耗量、数字信号处理量和随机存储器消耗量。

在具体实施过程中，使用的FPGA型号为Xilinx的xc7z020clg484-1。如图2、3所示，分别优化前和优化后的快速傅里叶算法模型在Visual Studio运算结果。

由图可知，本实施例执行优化前和优化后的快速傅里叶算法模型在允许一定误差的情况下，两者的结果是一样的，微小的误差在于π的取值，即优化前后的快速傅里叶算法模型均能实现预设的目标功能，优化操作不影响快速傅里叶算法模型的功能。

采用高层次综合工具将S1步骤得到的快速傅里叶算法模型和S2步骤经过优化的快速傅里叶算法模型分别转换为RTL代码表示，将以RTL代码表示的优化前后的快速傅里叶算法模型利用Xilinx Vivado进行逻辑综合并对比。如图4、5所示，分别为优化前和优化后的且以RTL代码表示的快速傅里叶算法模型在Xilinx Vivado中的运算结果。

由图可知，优化前的以高层次语言构建的快速傅里叶算法模型与转换为RTL代码的快速傅里叶算法模型相比，二者在允许一定误差的情况下结果是相同的，微小的误差也是在于π的取值，而优化后的以高层次语言构建的快速傅里叶算法模型与转换为RTL代码的快速傅里叶算法模型相比，二者的运算结果是完全一样的。由此可见，经过本实施例的快速傅里叶算法优化后的运算结果是可控的且为准确的。

进一步的，比较优化前后的FPGA的资源消耗量，如下表1所示，分别为优化前和优化后的快速傅里叶算法模型对FPGA芯片的资源消耗量。

表1优化前后的快速傅里叶算法模型对FPGA芯片的资源消耗量

由上表可知，算法优化后综合消耗的LUT(Look-Up-Table，查找表)消耗量、FF(flip flop，触发器)消耗量、DSP(Digital Signal Process，数字信号处理)量都远远比优化前要少。只有BRAMs(Block RAM，块随机存储器)消耗量稍微多一点点，而由于BRAMs是片上SRAM，其消耗量增加的原因是为了存储FFT算法所需要的旋转因子，相当于增加一点BRAMs的消耗，同时大量减少了LUT、FF、DSP资源的消耗。此外，采用本实施例提出的快速傅里叶算法优化方法，对快速傅里叶算法的时序也不会造成影响。

本实施例提出的快速傅里叶算法优化方法中，通过对快速傅里叶算法模型中的旋转因子进行优化设计，减少FFT算法在FPGA上的资源消耗。此外，本实施例还考虑到优化设计所带来的误差，可能导致优化后的快速傅里叶算法模型实际产生的优化效果不理想，通过对FPGA芯片的资源消耗情况进一步判断是否需要对快速傅里叶算法模型进一步优化，从而保证快速傅里叶算法模型的优化效果。进一步的，本实施例先以高层次语言构建快速傅里叶算法模型，经过可行性检测确定其算法功能后再烧录至FPGA芯片，能够有效确保算法的正确性，同时减少资源损耗。

实施例2

本实施例提出一种基于高层次综合工具的快速傅里叶算法优化系统，应用于实施例1提出的快速傅里叶算法优化方法。如图6所示，为本实施例的基于高层次综合工具的快速傅里叶算法优化系统的架构图。

本实施例提出的基于高层次综合工具的快速傅里叶算法优化系统中，包括：

算法模型构建模块1，用于根据预设的目标功能构建快速傅里叶算法模型；

优化模块2，用于对所述快速傅里叶算法模型中的旋转因子进行优化设计；

模型转化模块3，用于采用高层次综合工具将所述快速傅里叶算法模型转换为基于硬件描述语言的快速傅里叶算法模型；

FPGA芯片4，用于执行所述快速傅里叶算法模型；

判别模块5，用于对FPGA芯片4资源消耗量进行判别。

本实施例中，所述优化模块2包括余弦值项计算单元和正弦值项计算单元，分别用于对快速傅里叶算法模型中的旋转因子中的余弦值项和正弦值项进行预计算。

本实施例中，所述判别模块5包括查找表消耗量检测单元、触发器消耗量检测单元、数字信号处理量检测单元、随机存储器消耗量检测单元，以及判断单元，其中，所述查找表消耗量检测单元、触发器消耗量检测单元、数字信号处理量检测单元、随机存储器消耗量检测单元分别用于检测查找表消耗量、触发器消耗量、数字信号处理量和随机存储器消耗量，并分别输入判断单元中；所述判断单元根据其预设的阈值对检测得到的查找表消耗量、触发器消耗量、数字信号处理量和随机存储器消耗量进行判断，当资源消耗量大于或等于预设的阈值时，向所述优化模块2返回工作信号。

本实施例中的FPGA芯片4采用Xilinx的XC7Z020-1CLG484型号芯片。

进一步的，本实施例的快速傅里叶算法优化系统中还包括算法分析模块，所述算法分析模块的输入端与所述优化模块2模块的输出端连接；所述算法分析模块接收完成优化的快速傅里叶算法模型后进行可行性分析，当输出分析结果为可行时，向所述模型转化模块3发送工作信号；当输出分析结果为不可行时，则向所述算法模型构建模块1发送工作信号。

在具体实施过程中，首先算法模型构建模块1根据预设的目标功能利用高层次语言构建快速傅里叶算法模型，算法模型构建模块1将其构建的快速傅里叶算法模型传输至优化模块2中；

优化模块2对所接收的快速傅里叶算法模型中的旋转因子进行优化设计，具体的，优化模块2分别采用余弦值项计算单元和正弦值项计算单元对快速傅里叶算法模型中的旋转因子中的余弦值项和正弦值项进行预计算，得到优化后的快速傅里叶算法模型，然后传输至算法分析模块中进行可行性分析；

算法分析模块对其接收的优化后的快速傅里叶算法模型进行可行性分析，当输出分析结果为可行时，将该优化后的快速傅里叶算法模型发送至模型转化模块3中；

模型转化模块3采用高层次综合工具将优化后的快速傅里叶算法模型转换为基于硬件描述语言的快速傅里叶算法模型，然后烧录至FPGA芯片4，FPGA芯片4执行该优化后的快速傅里叶算法模型实现仿真；

在FPGA芯片4完成快速傅里叶算法模型的仿真后，判别模块5对FPGA芯片4资源消耗量进行判别，具体的，采用查找表消耗量检测单元、触发器消耗量检测单元、数字信号处理量检测单元和随机存储器消耗量检测单元分别对FPGA芯片4的查找表消耗量、触发器消耗量、数字信号处理量和随机存储器消耗量进行检测，然后传送到判断单元中进行逻辑判断，当资源消耗量大于或等于预设的阈值时，向所述优化模块2返回工作信号，优化模块2重新对快速傅里叶算法模型进行优化设计；当资源消耗量小于预设的阈值时，则表示完成快速傅里叶算法的优化。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。