具体实施方式

为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

实施例1：

本实施例提出了一种单刀双掷射频开关，如图1、图2所示，设置有ANT天线输入端口，通过所述ANT天线输入端口连接有TX-ANT通道、ANT-RX通道和静电泄放通道；所述TX-ANT通道和ANT-RX通道都包括一个串联枝节和并联枝节；

所述ANT天线输入端口分别连接TX-ANT通道和ANT-RX通道的串联枝节后，通过各自连接的串联枝节再与对应的并联枝节连接后引出对应的TX端口和RX端口；

所述TX-ANT通道的串联枝节中包括n个串联的晶体管，TX-ANT通道的并联枝节中包括m个串联的晶体管；所述ANT-RX通道的串联枝节中包括m个串联的晶体管，ANT-RX通道的并联枝节中包括n个串联的晶体管；所述TX-ANT通道的串联枝节和ANT-RX通道的并联枝节中的晶体管的栅极连接逻辑控制电平VC；所述TX-ANT通道的并联枝节和ANT-RX通道的串联枝节的晶体管的栅极连接逻辑控制电平NVC；所述逻辑控制电平VC与逻辑控制电平NVC之间幅度相等，相位相差180°；

所述静电泄放通道设置三组，每组静电泄放通道的输出端接地，一组静电泄放通道的输入端搭接在ANT天线输入端口上，一组静电泄放通道的输入端搭接在TX端口上，一组静电泄放通道的输入端搭接在RX端口上；

所述静电泄放通道包括晶体管M1-晶体管Mk，共k组晶体管，k组晶体管之间通过彼此的源极和漏极进行串联；所述k的数值等于所述数值m和数值n中较大的一个数值；

在所述晶体管M1的源极以及晶体管Mk的漏极上都分别搭接有一个电容C；每个所述电容C的两端都搭接有并联的两个二极管组；一个所述二极管组中包括多个方向一致的二极管，一个电容C对应的两组二极管组的组间方向相反；

所述晶体管M1-晶体管Mk的栅极都连接逻辑控制低电平VC1；

连接在晶体管M1的源极上的电容C的输入端即为所述静电泄放通道的输入端，连接在晶体管Mk的漏极上的电容C的输出端即为所述静电泄放通道的输出端。

工作原理：端口处的静电泄放通道的示意图如图2所示，在通道的输入和输出端口分别接电容C，电容的另一端接由n个晶体管堆叠而成的静电泄放通道的核心电路。在电容C的两端跨接双向的二极管作为放电通道，且每个方向由两个二极管级联而成。静电泄放通道的核心电路由n个MOS晶体管堆叠而成，其中，在晶体管M1的漏极与源极间跨接两个电阻R1，以确保在正常工作时晶体管的漏极与源极之间直流电平相等。M2的源极与M1的漏极相连接，与晶体管M1类似，在晶体管M2的漏极与源极之间跨接两个电阻R1。以此类推，晶体管Mn-1的漏极与Mn的源极相连接，且在Mn的漏极与源极之间跨接两个电阻R1，这样的结构就确保串联枝节中所有晶体管的漏极与源极两端的电压差相等，避免了在泄放静电时，由于某个晶体管的漏源两极间的电压差过大而烧坏晶体管，造成芯片失效。晶体管M1-Mn的栅极均接大阻值的电阻R2，电阻R2的另一端接串联支路的逻辑控制低电平VC1，使晶体管处于导通状态，当输入端口静电较大时，电荷通过二极管泄放到地。

实施例2：

本实施例在上述实施例1的基础上，为了更好地实现本发明，进一步地，如图1、图2所示，所述TX-ANT通道的串联枝节设置有晶体管M11-晶体管M1n共n个晶体管，n个晶体管之间通过彼此的源极和漏极进行串联，所述晶体管M11的源极与所述ANT天线输入端口连接，所述晶体管M1n的漏极连接TX-ANT通道的并联枝节

在TX-ANT通道的串联枝节中设置有n+1个晶体管等压电阻R1、n个晶体管稳定电阻R2和n个电平稳定电阻Rb；

有n-1个晶体管等压电阻R1分别搭接在所述晶体管M11-晶体管M1n的源极与漏极之间，还有两个晶体管等压电阻R1分别搭接在晶体管M11的源极以及晶体管M1n的漏极上；然后TX-ANT通道的串联枝节的n+1个晶体管等压电阻R1之间搭接在一起；

n个所述晶体管稳定电阻R2分别对应搭接在晶体管M11-晶体管M1n的栅极上，然后与逻辑控制电平VC连接；

n个所述电平稳定电阻Rb接地后分别对应连接在晶体管M11-晶体管M1n的体端。

进一步地，所述TX-ANT通道的并联枝节设置有晶体管N11-晶体管N1m共m个晶体管，m个晶体管之间通过彼此的源极和漏极进行串联后通过晶体管N11的漏极并联搭接在TX-ANT通道上；

在所述TX-ANT通道的并联枝节中设置有m个晶体管等压电阻R1、m个晶体管稳定电阻R2和m个电平稳定电阻Rb；

m个所述晶体管等压电阻R1分别对应搭接在晶体管N11-晶体管N1m的一个晶体管的源极和漏极上；

m个所述晶体管稳定电阻R2分别对应搭接在晶体管N11-晶体管N1m的一个晶体管的栅极上，然后与逻辑控制电平NVC连接；

m个所述电平稳定电阻Rb接地后分别对应搭接在晶体管N11-晶体管N1m的一个晶体管的的体端。

进一步地，所述TX-ANT通道的并联枝节中还设置有固定电阻R3，所述固定电阻R3接地后与晶体管N1m的源极连接，所述固定电阻R3的阻值为50欧姆。

进一步地，所述ANT-RX通道的串联枝节设置有晶体管M21-晶体管M2m共m个晶体管，m个晶体管之间通过彼此的源极和漏极进行串联，所述晶体管M21的源极与所述ANT天线输入端口连接，所述晶体管M2m的漏极连接ANT-RX通道的并联枝节

在ANT-RX通道的串联枝节中设置有m+1个晶体管等压电阻R1、m个晶体管稳定电阻R2和m个电平稳定电阻Rb；

有m-1个晶体管等压电阻R1分别搭接在所述晶体管M21-晶体管M2m的源极与漏极之间，还有两个晶体管等压电阻R1分别搭接在晶体管M21的源极以及晶体管M2m的漏极上；然后ANT-RX通道的串联枝节的m+1个晶体管等压电阻R1之间搭接在一起；

m个所述晶体管稳定电阻R2分别对应搭接在晶体管M21-晶体管M2m的栅极上，然后与逻辑控制电平VC连接；

m个所述电平稳定电阻Rb接地后分别对应连接在晶体管M21-晶体管M2m的体端。

进一步地，所述ANT-RX通道的并联枝节设置有晶体管N21-晶体管N2n共n个晶体管，n个晶体管之间通过彼此的源极和漏极进行串联后通过晶体管N21的漏极并联搭接在ANT-RX通道上；

在所述ANT-RX通道的并联枝节中设置有n个晶体管等压电阻R1、n个晶体管稳定电阻R2和n个电平稳定电阻Rb；

n个所述晶体管等压电阻R1分别对应搭接在晶体管N21-晶体管N2n的一个晶体管的源极和漏极上；

n个所述晶体管稳定电阻R2分别对应搭接在晶体管N21-晶体管N2n的一个晶体管的栅极上，然后与逻辑控制电平NVC连接；

n个所述电平稳定电阻Rb接地后分别对应搭接在晶体管N21-晶体管N2n的一个晶体管的的体端。

进一步地，所述ANT-RX通道的并联枝节中还设置有固定电阻R3，所述固定电阻R3接地后与晶体管N2n的源极连接，所述固定电阻R3的阻值为50欧姆。

进一步地，每个所述静电泄放通道中还设置有k+1个晶体管等压电阻R1、k个晶体管稳定电阻R2和k个电平稳定电阻Rb；

有k-1个晶体管等压电阻R1分别搭接在所述晶体管M1-晶体管Mk的源极与漏极之间，还有两个晶体管等压电阻R1分别搭接在晶体管M1的源极以及晶体管Mk的漏极上；

k个所述晶体管稳定电阻R2分别对应搭接在晶体管M1-晶体管Mk的栅极上，然后与逻辑控制低电平VC1连接；

k个所述电平稳定电阻Rb接地后分别对应连接在晶体管M1-晶体管Mk的体端。

进一步地，所述ANT-RX通道还设置有两个电容C1，两个电容C1分别设置在所述ANT-RX通道上与ANT天线输入端口连接的一侧以及RX端口的一侧。

进一步地，所述TX-ANT通道还设置有两个电容C1，两个电容C1分别设置在所述TX-ANT通道上与ANT天线输入端口连接的一侧以及TX端口的一侧。

工作原理：晶体管等压电阻R1搭接在晶体管的漏极和源极之间以确保在正常工作时晶体管的漏极与源极之间直流电平相等；

晶体管稳定电阻R2采用阻值较大的电阻，阻值在几十KΩ左右，可以选择60KΩ，大阻值R2的的接入，避免了由于控制逻辑电平产生的较高波动击穿晶体管的栅氧层电容，提高串联枝节、并联枝节和静电泄放通道的稳定性。

电平稳定电阻Rb接地后搭接在晶体管的体端，确保体端的直流电平维持一定的电位。

固定电阻R3的设置，以确保通道关闭时，端口处与外部射频电路完成阻抗的匹配。

本实施例的其他部分与上述实施例1相同，故不再赘述。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。