基于信息截断的低复杂度多进制ldpc码译码器装置
阅读说明：本技术 基于信息截断的低复杂度多进制ldpc码译码器装置 (Low-complexity multi-system LDPC code decoder device based on information truncation ) 是由 陈为刚 李姗姗 王瑞雪 于 2021-08-10 设计创作，主要内容包括：本发明公开了一种基于信息截断的低复杂度多进制LDPC码译码器装置,该装置包括：拼接单元、变量节点处理模块、校正子计算单元、校验节点更新模块和校验矩阵存储单元。其中,变量节点处理模块包括二选一选择器、消息存储单元和变量节点更新单元。对于有限域GF(q)上的多进制LDPC码,译码时将每个符号的对数似然值由q个截断为t(t＜q)个,可将变量节点更新单元中基本更新单元的数目由q个减至t个。结果表明,与未进行对数似然值截断的译码器相比,所实现LDPC码译码器显著降低了查找表和寄存器资源的消耗,且译码性能损失较少,适用于吞吐量要求不高且要求硬件实现复杂度低的通信系统。(The invention discloses a low-complexity multi-system LDPC code decoder device based on information truncation, which comprises: the device comprises a splicing unit, a variable node processing module, a syndrome computing unit, a check node updating module and a check matrix storage unit. The variable node processing module comprises an alternative selector, a message storage unit and a variable node updating unit. For the multi-system LDPC code in the finite field GF (q), the log-likelihood value of each symbol is truncated from q to t (t < q) during decoding, and the number of basic updating units in the variable node updating unit can be reduced from q to t. The result shows that compared with a decoder without log-likelihood value truncation, the LDPC code decoder remarkably reduces the consumption of lookup table and register resources, has less decoding performance loss, and is suitable for a communication system with low throughput requirement and low hardware implementation complexity.)
技术领域
本发明涉及数字通信差错数字编码领域，尤其涉及一种基于信息截断的低复杂度多进制LDPC码译码器装置。
背景技术
作为数字通信系统中的关键一环，信道编码的作用是保护信息在信道上传输时免受噪声、失真和干扰的影响，为系统的可靠性提供保障。低密度奇偶校验(Low-DensityParity-Check，LDPC)码作为目前提出的性能最逼近Shannon极限的信道编码方式，以其优异的纠错性能被广泛应用于5G移动通信和卫星通信等领域。定义在伽罗华域GF(q＝2p)(p＞1)的多进制LDPC码的纠错能力明显优于其对应二进制形式，但其译码算法的硬件实现复杂度较高，限制了其在实际场景中的应用。
多进制LDPC码的译码算法分为软判决译码算法和硬判决译码算法，这两种译码算法各有优缺点。软判决译码算法的优点是可以充分利用接收信号中的软信息，提供更多的可靠度，与硬判决译码算法相比有2dB左右的译码增益，其缺点是译码复杂度较高，消耗更多的硬件资源，占用更多芯片面积。
主要的软判决译码算法有置信传播(Belief Propagation，BP)、基于快速傅里叶变换的BP(Fast Fourier Transform Belief fPropagation，FFT-BP)、对数域的BP(LogBP，Log-BP)、扩展最小和(Extended Min-Sum，EMS)以及最小最大(Min-Max，MM)等译码算法，其中EMS算法与MM算法被广泛采用到译码器的实现中。
Davey和Mackay首次对多进制LDPC码进行研究，并将二进制LDPC码中的BP译码算法推广至多进制LDPC码中进行译码，但是在GF(q)域上随着进制数q的增加，译码复杂度呈指数增加，直接导致BP译码算法不适于工程实现。因此，为进一步降低译码复杂度，一种基于快速傅里叶变换的置信传播译码算法通过对校验节点信息分量做FFT运算进行简化。后续学者Barnault、Declercq和Fossorie又对FFT-BP译码算法进行解释与推广。SongH等学者从降低乘法运算复杂度的角度考虑提出了对数域FFT-BP算法，该算法将实数域的累乘运算转换为对数域上的加法及查表运算，能够大幅度降低译码复杂度，从而进一步提升译码速度以及资源的有效利用率。Wymeersch等学者提出了BP算法的另一个方向的改进，将实数域的乘法运算转换为对数域的加法运算，即Log-BP算法，此算法大大降低了硬件实现的复杂度，同时也降低数据量化对纠错性能的影响。2007年，Declercq和Fossorier等学者提出EMS译码算法。EMS算法为了减少译码过程中产生的复杂度，在校验节点更新的过程中只截取有限的信息值，并且确定适合的修正因数以提高编码增益。2008年，Savin提出MM算法，该算法中通过使用最大化运算来近似校验节点更新单元中的求和运算。尽管EMS和MM算法都降低实现的复杂性，但是CN单元中的前向后向(Forward-Backward,FB)计算过程限制了高速率多进制LDPC码的整体吞吐量。为避免使用FB计算，网格EMS算法和网格MM算法的译码器，通过一个校验节点单元并行的生成dc个校验节点到变量节点的消息以提高译码吞吐量。
为提高吞吐量并减小占用面积，有两种主要的解决方案，第一种是减少软判决译码的迭代次数，另一种是将硬决策解决方案应用于选择满足校验节点方程式的dc个候选符号，即使用硬判决译码算法。相比于软判决译码算法，硬判决译码算法具有计算复杂度低，消耗存储资源少等优点，但其译码性能不理想，因此硬判决译码算法适用于信道条件好，硬件实现复杂度低的通信系统。主要的硬判决译码算法主要有大数逻辑可译码算法(Majority-Logic Decodable，MLGD)、广义比特翻转译码算法(Generalized Bit-FlippingDecodingAlgorithm，GBFDA)及其改进算法。与以前的基于BP的算法不同，这两种算法只需要在校验节点处理中对有限域元素进行简单的校验和计算即可，使得计算复杂度低，消耗存储资源少，因此硬判决译码算法要求硬件实现复杂度低的系统。
MLGD是由Reed提出，后来由Massey和Rudolph进行了扩展。关于大数逻辑可译码代码的大多数研究工作都是以二进制形式完成的，很少是多进制形式的。因此基于迭代硬可靠性的MLGD和基于迭代软可靠性的MLGD被开发用来译码多进制LDPC码。在这些算法中，可靠性消息被合并到大数逻辑译码中，并通过迭代过程进行了改进。此外，对于所接收的符号，仅需要存储一组可靠性消息，并且从变量节点传递到所有连接的校验节点的消息是相同的。因此，可以大大减少存储消息所需的存储器。这些基于迭代可靠性的大数逻辑译码算法可以实现有效的复杂性与性能的折衷。GBFDA将二进制LDPC码的比特翻转(BitFlipping，BF)译码算法推广到多进制LDPC码。GBFDA是一种适用于高速率码的译码方法，该算法定义了可靠性矩阵，对于速率高且列权重小的码，可实现更准确的解码并获得更好的纠错性能。基于比特翻转译码算法通过使用多比特翻转的并行化方法，其性能可逼近最小和译码算法。基于GBFDA，研究者又提出增强串行广义比特翻转译码算法(Enhanced SerialGBFDA，ES-GBFDA)并进行硬件实现。在译码过程中对数似然比(Loglikelihood Ratio，LLR)的值可能会超过其量化比特数，因此，GBFDA和ES-GBFDA均需要控制LLR值增长的操作，例如裁剪操作，即当一个元素的大小大于其量化位数可表达的最大值时，将该元素所在的列减去一个常数。通过串行处理来实现的裁剪操作，每次迭代所需时钟周期数需乘上q，由此会产生造成较大延迟。通过并行处理来实现的裁剪操作，由于每个符号的裁剪信息必须与其他符号共享，会因此增加了路由拥塞。简化增强串行广义比特翻转译码算法(SimplifiedES-GBFDA，SES-GBFDA)在初始化时将所有符号的LLR值减去最可靠符号对应的LLR值，避免了裁剪操作，并且不会对频率或延迟造成不利影响。ES-GBFDA对多进制LDPC码译码需存储校验节点更新得到的每个符号的次数，即“投票”数，用于计算变量节点的外信息，因此会消耗较多的存储资源。为降低存储需求SES-GBFDA仅用一个比特来量化“投票”数，从而使存储量减少了45％，同时引入了0.05dB的性能损失。另外，SES-GBFDA算法对初始化软信息进行修改，避免了使用控制数据增长的技术，并且不会导致任何性能下降，减少了路由，增加了可达到的最大频率，并节省了逻辑。
发明人在实现本发明的过程中，发现现有多进制LDPC码译码器硬件架构存在以下缺点和不足：
多进制LDPC码译码器的实现需要考虑资源、速度和性能的折中，其译码性能受所选择的译码算法影响，译码算法不同，译码性能不同。软判决译码算法中BP、FFT-BP译码算法的性能最好，但其缺点是译码复杂度较高，消耗更多的硬件资源，占用更多芯片面积。基于SES-GBFDA的硬判决译码算法在有一定性能损失的情况下，降低了硬件复杂度，但对每个符号的处理仍需计算q个可能符号对应的对数似然值并进行比较，会消耗较多的硬件资源。
发明内容
本发明提供了一种基于信息截断的低复杂度多进制LDPC码译码器装置，本发明针对多进制LDPC码译码算法实现复杂度较高的问题，基于简化增强串行广义比特翻转译码算法(SES-GBFDA)，提出将每个符号的对数似然值截断为有限值的截断SES-GBFDA译码算法，进而有效减少存储需求和计算复杂度的译码算法，详见下文描述：
一种基于信息截断的低复杂度多进制LDPC码译码器装置，所述装置包括：
将每个译码符号的对数似然值由q个截断为t个，t＜q，将截断后的对数似然值及对应域元素输入拼接单元进行拼接，并将所述拼接单元输出的拼接向量输入变量节点处理模块完成硬判决符号更新，校验矩阵存储单元存储校验矩阵中的非零元素及其逆元素；
校正子计算单元根据所述变量节点处理模块输出的硬判决符号和所述校验矩阵存储单元输出的校验矩阵非零元素计算校正子，所述校验节点更新模块根据所述变量节点处理模块输出的硬判决符号、所述校正子计算单元输出的校正子和所述校验矩阵存储单元输出的校验矩阵非零元素的逆元素计算并输出校验节点的投票符号，其中dc为校验节点的度。
其中，所述拼接单元包括：并串转换单元和两个串并转换单元；
位宽为Qb×t的对数似然值Ln是第一串并转换单元的输入，所述第一串并转换单元输出t个位宽为Qb的对数似然值[Ln,1,Ln,2,...,Ln,t]，位宽为p×t的域元素En是第二串并转换单元的输入，所述第二串并转换单元输出t个位宽为p的域元素[En,1,En,2,...,En,t]，第一串并转换单元和第二串并转换单元的输出以及dv个0作为并串转换单元的输入，所述并串转换单元输出t个位宽为Wid的消息矢量Vni＝[Ln,i,0...0,En,i](1≤i≤t)，并将其按照i＝t,...,1的顺序拼接得到位宽为Wid×t的向量Vn＝{Vn,t,Vn,t-1,...,Vn1}，其中，Wid＝Qb+dv+p。
进一步地，所述变量节点处理模块包括：二选一选择器、消息存储单元和变量节点更新单元；
位宽为Wid×t的消息矢量Vn和所述变量节点更新单元的输出向量Fnew是所述二选一选择器的输入，当输入使能为高电平时，所述二选一选择器的输出为消息矢量Vn，相反，所述二选一选择器的输出为所述变量节点更新单元的输出向量Fnew，所述二选一选择器的输出是所述消息存储单元的输入，所述消息存储单元输出的位宽为Wid×t的向量F和所述校验节点更新单元输出的位宽为p的投票符号Rn是所述变量节点更新单元的输入，所述变量节点更新单元输出位宽为p的变量节点符号Qn。
其中，所述消息存储单元包括p比特计数器和随机读写存储器；数值v作为所述p比特计数器的初始计数值，所述p比特计数器的计数值作为所述RAM的读地址或写地址，所述RAM的深度为q-1，宽度为Wid×t，所述RAM中存储t个域元素En,i(1≤i≤t)对应的对数似然值Wn(En,i)、标志矩阵Wmn(En,i)以及域元素En,i所构成的向量
Fi＝[Wn(En,i),Wmn(En,i),En,i]，其中第i个RAM的p比特计数器的初值v为校验矩阵第i列子矩阵中第一列非零元素的行索引，En,i为第n个符号中第i可靠的域元素，Wn表示变量节点n相关联的t元组，该元组中的元素为非负整数，并由GF(q)上的元素En,i索引，索引为En,i的分量表示变量节点n为域元素En,i的可靠性度量，即Wn(En,i)，Wmn是标志矩阵，表示变量节点n相关联的t元组，其成分是0或1，并由GF(q)上的元素En,i(1≤i≤t)索引，即Wmn(En,i)。
其中，所述变量节点更新单元包括：串并转换单元、投票定位单元、t个基本更新单元、并串转换单元、比较网络单元；
所述串并转换单元输出为t路向量Fi(1≤i≤t)，并行的每一路消息矢量Fi(1≤i≤t)的[p-1:0]位即域元素En,i(1≤i≤t)，以及投票符号Rn作为所述投票定位单元的输入，所述投票定位单元将符号Rn与域元素En,i(1≤i≤t)的值进行比较，来确定t个域元素的位置使能sym_seli(1≤i≤t)，分别作为所述t个基本更新单元中Wn(En,i)和Wmn(En,i)更新的使能，将消息矢量Fi(1≤i≤t)的[Qb+dv+p-1:p]位定义为Ui＝[Wn(En,i),Wmn(En,i)](1≤i≤t)，作为所述基本更新单元的输入，t个基本更新单元输出Ui更新后的向量Uinew以及不同域元素En,i(1≤i≤t)关联的外信息Di(1≤i≤t)，并输出更新后的Wn(En,i)和Wmn(En,i)，所述t个基本更新单元输出的外信息Di(1≤i≤t)是所述比较网络单元的输入，所述比较网络单元输出t个外信息中最大值对应的域元素Qn，即当前节点的硬判决符号，向量Uinew和域元素En,i(1≤i≤t)作为所述并串转换单元的输入，所述并串转换单元输出更新的消息矢量Fnew。
进一步地，所述基本更新单元包括：比较器、反向器、与门、有符号数加法器、四选一选择器、两个二选一选择器、投票更新单元、有符号数减法器、拼接单元；
所述基本更新单元对外信息Di(1≤i≤t)的计算：假设变量节点的度dv＝4，令Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]分别代表第1、2、3、4个校验节点是否对此符号进行投票，并将其作为所述四选一选择器的输入，变量节点使能dv_sel作为所述四选一选择器的使能端，当变量节点使能dv_sel为“00”、“01”、“10”和“11”时，所述四选一选择器分别选择Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]作为输出，所述四选一选择器的输出连接所述第一二选一选择器的使能端，先前迭代中收到的投票数β和0是所述第一二选一选择器的输入，当使能为高电平时所述第一二选一选择器输出β，当使能为低电平时所述第一二选一选择器输出0，所述第一二选一选择器的输出和Wn(En,i)作为所述有符号数减法器的输入，所述有符号数减法器输出符号En,i(1≤i≤t)对应的位宽为Qb+1的外信息Di＝Wn(En,i)-βWmn(En,i)(1≤i≤t)；
所述基本更新单元对Wn的更新：所述比较器的输入为Wn(En,i)和数值若所述比较器输出为高电平，否则输出为低电平，所述比较器的输出连接所述反相器，所述反向器的输出和位置使能sym_seli是所述与门的输入，所述与门的输出连接所述第二二选一选择器的使能端，Wn(En,i)和数值1是所述有符号数加法器的输入，所述有符号数加法器的输出Wn(En,i)+1和Wn(En,i)是所述第二二选一选择器的输入，当所述与门输出为低电平时，所述第二二选一选择器的输出为Wn(En,i)，当所述与门输出为高电平时，所述第二二选一选择器的输出为Wn(En,i)+1；
所述基本更新单元对Wmn的更新：使用所述投票更新单元对Wmn进行更新，当变量节点使能dv_sel分别为“00”、“01”、“10”和“11”时，分别将Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]的值替换为sym_seli的值；
所述拼接单元将更新后的Wn(En,i)和Wmn(En,i)进行拼接得到向量Uinew。
其中，所述比较网络单元包含t-1个比较器以及t-1个二选一选择器；所述比较网络单元包含t个输入，每个输入的前Qb+1比特为外信息Di(1≤i≤t)，后p比特为外信息对应的域元素En,i，所述比较器的输入为所述比较网络单元的两个输入的前Qb+1比特，所述比较器的输出是所述二选一选择器使能端，所述二选一选择器选择较大一方的输入作为输出，所述比较网络单元通过多级比较后，最终选择所述比较网络单元的t个输入中最大外信息对应的域元素作为输出，即硬判决符号Qn。
其中，所述校验矩阵存储单元用来存储校验矩阵中的非零元素以及非零元素的逆元素，所述校验矩阵存储单元包括地址生成器和只读存储器；所述地址生成器生成所述ROM的读地址，所述ROM的位宽为dc×p，深度为2M，其中M为校验矩阵的行数，所述ROM的偶数地址中存储校验矩阵中第i(1≤i≤M)行的非零元素，所述ROM的奇数地址中存储校验矩阵中第i(1≤i≤M)行的非零元素的逆元素。
进一步地，所述校正子计算单元包括dc个有限域乘法器和dc-1个有限域加法器；所述dc个有限域乘法器的输入为dc个所述变量节点更新单元输出的判决符号和所述校验矩阵存储单元输出的校验矩阵中非零元素所述dc个有限域乘法器的输出通过dc-1个有限域加法器进行累加得到校正子s。
其中，所述校验节点更新模块包括dc个校验节点更新单元，所述校验节点更新单元包括有限域乘法器和有限域加法器；所述有限域乘法器的输入为校正子s和所述校验矩阵存储单元输出的校验矩阵中非零元素的逆元素所述有限域乘法器的输出和所述变量节点更新模块输出的硬判决符号Qn是所述有限域加法器的输入，所述有限域加法器输出校验节点的投票符号Rn，用来翻转下次迭代中变量节点的硬判决符号Qn。
本发明提供的技术方案的有益效果是：
1、本发明针对多进制LDPC码译码器实现复杂度较高的问题，提出了面向简化增强串行广义比特翻转译码算法(SES-GBFDA)的初始化信息截断的算法，从而有效降低复杂度；
2、本发明基于所提出译码算法设计了低复杂度部分并行译码器的电路结构，对于定义在GF(32)上的多进制LDPC码，在将每个符号的对数似然信息截断为10的前提下，仅使用10个基本更新单元来处理变量节点消息的更新，显著降低了计算复杂度；
3、本发明在FPGA平台实现了设计的译码器架构，实现结果表明，与SES-GBFDA的译码器相比，所提出截断SES-GBFDA译码器的吞吐量达到90Mbps，并且查找表和寄存器资源消耗分别减少了64.5％和76.3％，适用于吞吐量要求不高并且要求硬件实现复杂度低的通信系统中。
附图说明
图1为译码器装置的结构示意图；
图2为不同截断长度时算法的误比特率曲线图；
图3为对数似然值量化为不同比特时的误比特率曲线图；
图4为拼接单元的结构示意图；
图5为消息存储单元的结构示意图；
图6为RAM存储单元的结构示意图；
图7为变量节点更新单元的结构示意图；
图8为基本更新单元的结构示意图；
图9为比较网络单元的结构示意图；
图10为校正子计算单元的结构示意图；
图11为校验节点更新模块的结构示意图；
图12为校验矩阵存储单元的结构示意图；
图13为本发明提供的译码器分别在软件与硬件上实现的误比特率曲线图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明实施方式作进一步地详细描述。
本发明实施例针对定义在GF(32)上，码长为837个符号，码率为0.85，准循环校验矩阵H124，837校验节点度dc和变量节点度dv分别为27和4的多进制LDPC码，使用基于截断的简化增强串行广义比特翻转译码算法(SES-GBFDA)进行迭代译码，最大译码迭代次数Itmax设置为10。本发明实施例在Xilinx Virtex-VI XC6VLX240T的FPGA上实现。
如图1所示，基于所提出截断的SES-GBFDA译码算法，本发明实施例提出一种基于信息截断的低复杂度多进制LDPC码译码器装置，包括：拼接单元1、变量节点处理模块2、校正子计算单元3、校验节点更新模块4和校验矩阵存储单元5。本发明实施例针对有限域GF(32)上的多进制LDPC码，将每个译码符号的对数似然值由32个截断为t(t＜32)个，然后将截断后的对数似然值及对应域元素输入拼接单元1进行拼接，并将拼接单元1输出的拼接向量输入变量节点处理模块2完成硬判决符号更新，校验矩阵存储单元5中存储校验矩阵中的非零元素及其逆元素，校正子计算单元3根据变量节点处理模块2输出的硬判决符号和校验矩阵存储单元6输出的校验矩阵非零元素计算校正子，校验节点更新模块4根据变量节点处理模块2输出的硬判决符号、校正子计算单元3输出的校正子和校验矩阵存储单元5输出的校验矩阵非零元素的逆元素计算并输出校验节点的投票符号，其中dc为校验节点的度，在本发明实施例中取27。
为了确定译码装置输入的截断对数似然值的长度，本发明实施例首先仿真对数似然值截断为不同长度后进行译码的比特错误率(Bit Error Rate，BER)，仿真结果如图2所示。由图2可知，当截断长度为20时，译码性能基本无性能损失；当截断长度为16时，在BER为10-6处，有0.05dB的性能损失；当截断长度为10时，在BER为10-6处开始有误码平台；当截断长度为7时，性能损失很大且较早的出现误码平台问题。图3为将对数似然值截断为10并量化为不同比特时的BER，在BER为10-5时，将对数似然值截断为10并量化为6比特与未截断未量化相比，BER性能损失约为0.2dB，并且量化为5比特与6比特时两者的BER性能差距不大。经过分析，在译码器的实现中对数似然值截断长度t为10，量化比特数Qb为5。
如图4所示，拼接单元1包括：第一串并转换单元10、第二串并转换单元11和并串转换单元12；位宽为Qb×t的对数似然值Ln是串并转换单元10的输入，第一串并转换单元10输出t个位宽为Qb的对数似然值[Ln,1,Ln,2,...,Ln,t]，位宽为p×t的域元素En是第二串并转换单元11的输入，第二串并转换单元11输出t个位宽为p的域元素[En,1,En,2,...,En,t]，第一串并转换单元10和第二串并转换单元11的输出以及dv个0作为并串转换单元12的输入，并串转换单元12输出t个位宽为Wid的消息矢量Vni＝[Ln,i,0...0,En,i](1≤i≤t)，
并将其按照i＝t,...,1的顺序拼接得到位宽为Wid×t的向量Vn＝{Vn,t,Vn,t-1,...,Vn1}，其中，Wid＝Qb+dv+p，多进制LDPC码定义在伽罗华域GF(q＝2p)，dv为变量节点的度，Qb为将对数似然值量化的位数，t为将多进制LDPC码码字中每个符号对应的q个对数似然值进行截断后的数目。
如图1所示，变量节点处理模块2包括：二选一选择器20、消息存储单元21和变量节点更新单元22；位宽为Wid×t的消息矢量Vn和变量节点更新单元22的输出向量Fnew是二选一选择器20的输入，当对数似然值输入使能为高电平时，二选一选择器20的输出为消息矢量Vn，当对数似然值输入使能为低电平时，二选一选择器20的输出为变量节点更新单元22的输出向量Fnew，二选一选择器20的输出是消息存储单元21的输入，消息存储单元21输出的位宽为Wid×t的向量F和校验节点更新单元输出的位宽为p的投票符号Rn是变量节点更新单元22的输入，变量节点更新单元22输出的位宽为p的变量节点符号Qn作为变量节点处理模块2的输出，其中Fnew为变量节点更新单元22对消息存储单元21输出的消息向量F更新后的消息向量。
如图5所示，消息存储单元21用来存储译码过程中多进制LDPC码N个符号的对数似然值Wn、标志矩阵Wmn以及域元素En，包括：p比特计数器210和随机读写存储器(RAM)211；数值v作为p比特计数器210的初始计数值，p比特计数器的计数值作为RAM的读地址或写地址，RAM的深度为q-1，宽度为Wid×t，RAM中存储内容为t个域元素En,i(1≤i≤t)对应的对数似然值Wn(En,i)、标志矩阵Wmn(En,i)以及域元素En,i所构成的向量Fi＝[Wn(En,i),Wmn(En,i),En,i]，其中第i个RAM的p比特计数器的初值v为校验矩阵第i列子矩阵中第一列非零元素的行索引，En,i为第n个符号中第i可靠的域元素，Wn表示变量节点n相关联的t元组，该元组中的元素为非负整数，并由GF(q)上的元素En,i索引，索引为En,i的分量表示变量节点n为域元素En,i的可靠性度量，即Wn(En,i)，Wmn是标志矩阵，表示变量节点n相关联的t元组，其成分是0或1，并由GF(q)上的元素En,i(1≤i≤t)索引，即Wmn(En,i)。图6展示了第一个消息存储单元的RAM中存储内容分布，E1,1为第1个符号中最可靠的域元素，Wn(E1,1)为域元素E1,1对应的对数似然值，Wmn(E1,1)为域元素E1,1对应的投票标志矩阵；En,i为第n个符号中第i可靠的域元素，Wn(En,i)为En,i对应的对数似然值，Wmn(En,i)为域元素En,i对应的投票标志矩阵。则dc个RAM所需存储的总比特数为Wid×t×(q-1)×dc。
如图7所示，变量节点更新单元22包括：串并转换单元220、投票定位单元221、t个基本更新单元222、并串转换单元223、比较网络单元224；消息存储单元21输出的位宽为Wid×t的向量F作为串并转换单元220的输入，串并转换单元220输出为t路向量Fi(1≤i≤t)，并行的每一路消息矢量Fi(1≤i≤t)的[p-1:0]位即域元素En,i(1≤i≤t)，以及投票符号Rn作为投票定位单元221的输入，投票定位单元221将符号Rn与域元素En,i(1≤i≤t)的值进行比较，来确定t个域元素的位置使能sym_seli(1≤i≤t)，分别作为t个基本更新单元222中Wn(En,i)和Wmn(En,i)更新的使能，将消息矢量Fi(1≤i≤t)的[Qb+dv+p-1:p]位定义为Ui＝[Wn(En,i),Wmn(En,i)](1≤i≤t)，作为基本更新单元222的输入，t个基本更新单元222输出Ui更新后的向量Uinew以及不同域元素En,i(1≤i≤t)关联的外信息Di(1≤i≤t)，并输出更新后的Wn(En,i)和Wmn(En,i)，t个基本更新单元222输出的外信息Di(1≤i≤t)是比较网络单元224的输入，比较网络单元224输出t个外信息中最大值对应的域元素Qn，即当前节点的硬判决符号，向量Uinew和域元素En,i(1≤i≤t)作为并串转换单元223的输入，并串转换单元223输出更新的消息矢量Fnew。
如图8所示，基本更新单元222包括：比较器2220、反向器2221、与门2222、有符号数加法器2223、二选一选择器2224、二选一选择器2225、四选一选择器2226、投票更新单元2227、有符号数减法器2228、拼接单元2229；
基本更新单元222对外信息Di(1≤i≤t)的计算：假设变量节点的度dv＝4，令Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]分别代表第1、2、3、4个校验节点是否对此符号进行投票，并将其作为四选一选择器2226的输入，变量节点使能dv_sel作为四选一选择器2226的使能端，当变量节点使能dv_sel为“00”、“01”、“10”和“11”时，四选一选择器2226分别选择Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]作为输出，四选一选择器2226的输出连接二选一选择器2225的使能端，先前迭代中收到的投票数β和0是二选一选择器2225的输入，当使能为高电平时二选一选择器2225输出β，当使能为低电平时所述二选一选择器2225输出0，二选一选择器2225的输出和Wn(En,i)作为有符号数减法器2228的输入，有符号数减法器2228输出符号En,i(1≤i≤t)对应的位宽为Qb+1的外信息Di＝Wn(En,i)-βWmn(En,i)(1≤i≤t)；
基本更新单元222对Wn的更新：比较器2220的输入为Wn(En,i)和数值若比较器2220输出为高电平，否则输出为低电平，比较器2220的输出连接反相器2221，反向器2221的输出和位置使能sym_seli是与门2222的输入，与门2222的输出连接二选一选择器2224的使能端，Wn(En,i)和数值1是有符号数加法器2223的输入，有符号数加法器2223的输出Wn(En,i)+1和Wn(En,i)是二选一选择器2224的输入，当与门2222输出为低电平时，二选一选择器2224的输出为Wn(En,i)，当与门2222输出为高电平时，二选一选择器2224的输出为Wn(En,i)+1；
基本更新单元222对Wmn的更新：使用投票更新单元2227对Wmn进行更新，当变量节点使能dv_sel分别为“00”、“01”、“10”和“11”时，分别将Wmn[0]、Wmn[1]、Wmn[2]、Wmn[3]的值替换为sym_seli的值；
拼接单元2229将更新后的Wn(En,i)和Wmn(En,i)进行拼接得到向量Uinew。
比较网络单元224包含t-1个比较器以及t-1个二选一选择器；比较网络单元224包含t个输入，每个输入的前Qb+1比特为外信息Di(1≤i≤t)，后p比特为外信息对应的域元素En,i，比较器的输入为比较网络单元的两个输入的前Qb+1比特，比较器的输出是二选一选择器使能端，二选一选择器选择较大一方的输入作为输出，比较网络单元通过多级比较后，最终选择比较网络单元224的t个输入中外信息最大值对应的域元素作为输出，即硬判决符号Qn。
图9为对7个域元素进行比较的比较网络单元的电路结构，其中选择量化比特数为Qb＝5，有限域p＝5，则比较网络单元的位宽为Qb+p+1＝11，输入的前Qb+1＝6位是后p＝5位所代表符号的对数似然值。所设计的比较网络单元将7个输入分为三级比较，包括6个二输入选择器和6个比较器，其功能是对7个值进行比较，并输出最大值以及最大值对应的域元素。图中每个输入的前六位为一个域元素对应的外信息Wn(En,i)-βWmn(En,i)，后五位为其对应的域元素En,i。
校验矩阵存储单元5用来存储校验矩阵中的非零元素以及非零元素的逆元素，对于随机的校验矩阵，不仅需要存储矩阵中的所有非零元素，还需要存储矩阵中的所有非零元素所在的位置。随机的校验矩阵比规则的校验矩阵所构造的多进制LDPC码的译码性能更好，但存储随机校验矩阵中非零元素的位置会消耗较多的存储资源，因此本发明实施例采用准循环校验矩阵。校验矩阵存储单元包括：地址生成器和只读存储器(ROM)，如图10所示，ROM的位宽为dc×p，深度为2M，其中M为校验矩阵的行数，分别代表校验矩阵HM×N的第m行中第1,…,dc个非零元素，分别代表校验矩阵HM×N的第m行中第1,…,dc个非零元素的逆元素。ROM的偶数地址中存储校验矩阵中第i(1≤i≤M)行的非零元素，ROM的奇数地址中存储校验矩阵中第i(1≤i≤M)行的非零元素的逆元素，由于本发明实施例中选择准循环校验矩阵H124，837，因此M为124，N为837。
如图11所示，校正子计算单元3包括：dc个有限域乘法器和dc-1个有限域加法器，dc个有限域乘法器的输入为dc个变量节点更新单元输出的判决符号和校验矩阵存储单元输出的校验矩阵中非零元素dc个有限域乘法器的输出通过dc-1个有限域加法器进行累加得到校正子s，若某一行的s＝0，说明该行的译码结果正确；否则，若某一行的校正子s≠0，说明该行的译码结果不正确。
如图12所示，校验节点更新模块4块包括：dc个校验节点更新单元，校验节点更新单元包括：有限域乘法器和有限域加法器，有限域乘法器的输入为校正子s和校验矩阵存储单元输出的校验矩阵中非零元素的逆元素有限域乘法器的输出和所述变量节点更新模块输出的硬判决符号Qn连接有限域加法器，有限域加法器输出校验节点的投票符号Rn，当校正子s＝0时，校验节点更新单元根据该校正子计算投票符号Rn＝Qn；当s≠0时，校验节点更新单元根据该校正子计算得到投票符号Rn≠Qn用来翻转变量节点硬判决符号Qn。
表1统计了译码器译码过程所消耗的时钟周期数，其中N为多进制LDPC码码字符号长度，M为校验矩阵的行数，Itmax为译码的最大迭代次数，q为伽罗华域的大小。由于初始化过程是将向量Vn存储在消息存储单元中，设定为每个时钟周期输入1个符号的相关消息，则初始化过程需要N个时钟周期。迭代更新过程按照校验矩阵的行来进行，并且插入了流水线寄存器，在设计的译码器架构中，变量节点处理模块以及校验模块更新单元的一次更新消耗5个时钟周期，则译码迭代过程需Itmax×M×5个时钟周期。为充分利用资源在译码判决过程中直接利用变量节点处理模块来完成，此时译码判决是dc路并行执行，因此所消耗的时钟周期数是块循环矩阵的大小q-1再加上两个延迟(消息存储单元的输出延迟和流水线寄存器)，即为q+1个时钟周期。
表1译码过程所需的时钟周期数
经过统计得到译码器在FPGA上实现的误比特率(BER)曲线如图13所示。在BER＝10-4处，硬件性能仿真比软件浮点仿真差0.25dB。造成这种差距的主要原因是定点运算的精度损失以及对软信息的截断处理。
表2统计了使用ES-GBFDA、SES-GBFDA和T-SES-GBFDA等译码算法实现译码器的综合结果，表中多进制LDPC码的码长和码率相似，因此它们之间的资源可以进行比较。由于本发明实施例提出的T-SES-GNFDA算法是基于ES-GBFDA和SES-GBFDA译码算法进行的改进，因此对这三种译码器消耗的硬件资源与达到的吞吐量进行了比较。与ES-GBFDA译码器相比本发明实施例所实现的译码器查找表和寄存器资源分别减少了82％和79.3％，但是吞吐量仅是其20.5％。与SES-GBFDA译码器相比本发明实施例所实现的译码器查找表和寄存器资源分别减少了64.5％和76.3％，但是吞吐量仅是其12.6％。使用分布式RAM存储中间消息的译码器装置，减少了读出中间消息的延时，使吞吐量有较大的提高，但是消耗了较多的查找表，本发明使用Block RAM来存储中间消息，显著降低了查找表的消耗，但是Block RAM有读出时延，因此吞吐量较低。吞吐量的计算方法如式(1)所示，其中Th表示译码器的吞吐量(单位为Mbps)，N代表一个LDPC码码字的符号数，p为伽罗华域GF(2p)中2的阶次，f为译码器可以达到的最大频率(单位为MHz)，cLed代表一个码字译码结束所需消耗的时钟周期数。
表2多进制LDPC译码器综合结果
针对多进制LDPC码译码器实现复杂度较高的问题，提出了面向SES-GBFDA算法的初始化信息截断的T-SES-GBFDA算法，从而有效降低复杂度。进一步，基于所提出译码算法设计了低复杂度部分并行译码器的电路结构。对于定义在GF(32)上的多进制LDPC码，仅使用10个基本更新单元来处理变量节点消息的更新，显著降低了计算复杂度。在FPGA平台实现了设计的译码器架构，实现结果表明，与未进行对数似然值截断的译码器相比，所提出译码器的吞吐量达到90Mbps，并且查找表和寄存器资源消耗分别减少了64.5％和76.3％，适用于吞吐量要求不高并且要求硬件实现复杂度低的通信系统中。所提出的译码器在译码性能损失较小的情况下，在性能与复杂度之间实现了良好折中。
本发明实施例对各器件的型号除做特殊说明的以外，其他器件的型号不做限制，只要能完成上述功能的器件均可。
本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
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