具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面结合附图来对本申请的技术方案的实施作进一步的详细描述。

参考图2，图2为本申请实施例提供的一种互锁切换电路的结构框图。如图2所示，互锁切换电路22设于第一逻辑运算模块20与所述第二逻辑运算模块21之间，所述互锁切换电路22包括第一互锁单元220以及第二互锁单元221，所述第一互锁单元220以及所述第二互锁单元221均包括有输入端IN、输出端OUT以及使能端EN，其中：

所述第一互锁单元220的输入端IN与所述第一逻辑运算模块20的输出端连接，所述第一互锁单元220的输出端OUT与所述第二互锁单元221的使能端EN以及所述第一逻辑运算模块20的输入端连接；所述第一互锁单元220用于根据自身使能端EN接收到的信号以及自身输入端IN的信号，输出第一电压信号；所述第一逻辑运算模块20用于根据所述第一电压信号确定自身的第一身份，并在发送信息时携带所述第一身份的身份标识；

所述第二互锁单元221的输入端IN与所述第二逻辑运算模块21的输出端连接，所述第二互锁单元221的输出端OUT与所述第一互锁单元220的使能端EN以及所述第二逻辑运算模块21的输入端连接；所述第二互锁单元221用于根据自身使能端EN接收到的信号以及自身输入端IN的信号，输出第二电压信号；所述第二逻辑运算模块21用于根据所述第二电压信号确定自身的第二身份，并在发送信息时携带所述第二身份的身份标识。

示例性的，所述第一互锁单元220包括第一逻辑门光耦合器，所述第二互锁单元221包括第二逻辑门光耦合器，逻辑门光耦合器可以实现互锁切换的功能，还可以有效地将逻辑运算模块的输入与输出进行隔离，提高互锁切换的准确性。可选的，所述第一逻辑门光耦合器和/或所述第二逻辑门光耦合器的型号可以是6N137。实施本实施例，采用电子元器件实现互锁切换逻辑，可以有效地缩减互锁切换电路的体积，实现互锁切换电路的轻量化。

可选的，所述第一逻辑运算模块20内设置有至少一个有寄存器，所述第一逻辑运算模块20执行预设的自检程序，所述自检程序包括读取至少一个寄存器中某位数的取值，比如所述寄存器为8位寄存器，读取该寄存器中第7位的取值，示例性的，该寄存器的第7位的取值代表该寄存器所在逻辑运算模块的运行状态，若取值为1代表运行正常，取值为0代表运行不正常。所述第一逻辑运算模块20根据读到到的寄存器的取值，确定向所述第一互锁单元220输出的信号，例如所述第一逻辑运算模块20读取到寄存器的取值为1，检测到自身运行正常，向所述第一互锁单元220输出高电平信号，否则输出低电平信号；同理的，所述第二逻辑运算模块21内设置有至少一个寄存器，所述第二逻辑运算模块21执行所述预设的自检程序，在根据读取到的寄存器的取值确认自身运行正常的情况下，向所述第二互锁单元221输出高电平信号，否则输出低电平信号。可以理解的是，所述第一逻辑运算模块20以及所述第二逻辑运算模块21默认输出低电平，该互锁切换电路22根据所述第一逻辑运算模块20以及所述第二逻辑运算模块21输出高电平的先后顺序，切换所述第一逻辑运算模块20或所述第二逻辑运算模块21为主逻辑运算模块。

所述互锁切换电路22的工作原理如下：

以所述第一逻辑运算模块20比所述第二逻辑运算模块21先输出高电平为例，所述第一逻辑运算模块20先输出高电平，在所述第二逻辑运算模块21输出高电平之前，所述第一互锁单元220的输入端IN为高电平，而使能端EN与所述第二互锁单元221的输出端OUT一样，默认为高电平，以所述第一互锁单元220以及所述第二互锁单元221的使能端EN与输出端OUT之间由反相器连接为例，所述第一互锁单元220的输出端OUT为低电平；则所述第二互锁单元221的使能端EN为低电平，此时即使所述第二逻辑运算模块21输出是高电平，所述第二互锁单元221的输入端IN是高电平，所述第二互锁单元221的输出端OUT依然为高电平；这里可以理解为，所述第一逻辑运算模块20先输出高电平至所述第一互锁单元220，控制了所述第二互锁单元221的使能端EN为低电平，因此在所述第一逻辑运算模块20先输出高电平的情况下，所述第一互锁单元220输出低电平信号，而所述第二互锁单元221输出高电平信号；同理的，以所述第二逻辑运算模块21比所述第一逻辑运算模块20先输出高电平为例，所述第二逻辑运算模块21先输出高电平，在所述第一逻辑运算模块21输出高电平之前，所述第二互锁单元221的输入端IN为高电平，而使能端EN与所述第一互锁单元220的输出端OUT一样，默认为高电平，所述第二互锁单元221的输出端OUT为低电平；则所述第一互锁单元220的使能端EN为低电平，此时即使所述第一逻辑运算模块220的输出端OUT的输入端IN是高电平，所述第一互锁单元220的输出端OUT依然是高电平，即所述第二逻辑运算模块21先输出高电平至所述第二互锁单元221，控制了所述第一互锁单元220的使能端为低电平，因此在所述第二逻辑运算模块21先输出高电平的情况下，所述第二互锁单元221输出低电平信号，所述第一互锁单元220输出高电平信号。所述第一逻辑运算模块20根据所述第一互锁单元220输出的第一电压信号，比如所述第一电压信号是高电平信号，确定自身是比所述第二逻辑运算模块21后输出高电平的，所述第一身份为备逻辑运算模块，示例性的，所述备用逻辑运算模块的身份标识是A；若所述第一电压信号是低电平信号，确定自身是比所述第二逻辑运算模块21先输出高电平的，所述第一身份为主逻辑运算模块，示例性的，所述主逻辑运算模块的身份标识是B。同理的，所述第二逻辑运算模块21根据所述第二互锁单元221输出的第二电压信号，比如所述第二电压信号是高电平信号，确定自身是比所述第一逻辑运算模块20后输出高电平的，所述第二身份是备逻辑运算模块，若所述第二电压信号是低电平信号，确定自身是比所述第一逻辑运算模块20先输出高电平的，所述第二身份是主逻辑运算模块。

实施本实施例，通过电压信号来实现逻辑运算模块的身份确认，可以快速进行互锁切换，并且还可以有效地缩减互锁切换电路的体积，实现互锁切换电路的轻量化。

在前文结合图2所描述的实施例，为了提高逻辑运算模块对主备逻辑运算模块确认的准确性，本申请实施例还提供了另一种互锁切换电路，参考图3，图3为本申请实施例提供的另一种互锁切换电路的结构框图。如图3所示：互锁切换电路32设于第一逻辑运算模块30与所述第二逻辑运算模块31之间，所述互锁切换电路32包括第一互锁单元320以及第二互锁单元321，所述第一互锁单元320以及所述第二互锁单元321均包括有输入端IN、输出端OUT以及使能端EN，所述互锁切换电路32还包括第一回读单元322以及第二回读单元323，其中：

所述第一互锁单元320的输入端IN与所述第一逻辑运算模块30的输出端连接，所述第一互锁单元320的输出端OUT与所述第一回读单元322的输入端连接，所述第一回读单元322的第一输出端1与所述第二互锁单元321的使能端EN以及所述第一逻辑运算模块30的输入端连接，所述第一回读单元322的第一输出端1根据所述第一电压信号，输出第一回读信号，所述第一逻辑运算模块30还用于根据所述第一回读信号确定所述第一身份；

所述第二互锁单元321的输入端IN与所述第二逻辑运算模块31的输出端连接，所述第二互锁单元321的输出端与所述第二回读单元323的输入端连接，所述第二回读单元321的第一输出端1与所述第一互锁单元320的使能端EN以及所述第二逻辑运算模块31的输入端连接，所述第二回读单元323的第一输出端1根据所述第二电压信号，输出第二回读信号，所述第二逻辑运算模块31还用于根据所述第二回读信号确定所述第二身份。实施本实施例，利用回读单元将互锁单元与逻辑运算模块进行隔离，逻辑运算模块根据回读信号来确认主备逻辑运算模块，可以提高互锁切换的准确性。

可选的，所述第一回读单元包括第一光电晶体管；所述第二回读单元包括第二光电晶体管。可选的，所述第一光电晶体管和/或所述第二光电晶体管的型号可以是MOCD213R2M。

所述互锁切换电路32的工作原理如下：

以所述第一逻辑运算模块30比所述第二逻辑运算模块31先输出高电平为例，所述第一逻辑运算模块30先输出高电平，在所述第二逻辑运算模块31输出高电平之前，所述第一互锁单元320的输入端IN为高电平，而使能端EN与所述第二互锁单元321的输出端OUT一样，默认为高电平，以所述第一互锁单元320以及所述第二互锁单元321的使能端EN与输出端OUT之间由反相器连接为例，所述第一互锁单元320的输出端OUT为低电平，即所述第一回读单元322的输入端为低电平，以所述第一回读单元322是高电平驱动、没有驱动时默认输出低电平为例，所述第一回读单元322的第一输出端1是低电平，即所述第一回读信号是低电平，则所述第二互锁单元321的使能端EN是低电平，此时即使所述第二逻辑运算模块31输出是高电平，使得所述第二互锁单元321的输入端IN是高电平，所述第二互锁单元321的输出端OUT依然为高电平；这里可以理解为，所述第一逻辑运算模块30先输出高电平至所述第一互锁单元320，使得第一回读单元的第一输出端输出低电平，控制了所述第二互锁单元321的使能端EN为低电平，因此在所述第一逻辑运算模块30先输出高电平的情况下，所述第一回读单元322输出低电平信号，所述第二回读单元323输出高电平信号；同理的，以所述第二逻辑运算模块31比所述第一逻辑运算模块30先输出高电平为例，所述第二逻辑运算模块31先输出高电平，在所述第一逻辑运算模块31输出高电平之前，所述第二互锁单元321的输入端IN为高电平，而使能端EN与所述第一互锁单元320的输出端一样，默认为高电平，所述第二互锁单元321的输出端OUT为低电平，所述第二回读单元323的输入端为低电平，以所述第二回读单元323是高电平驱动、没有驱动时默认输出低电平为例，所述第二回读单元323的第一输出端1是低电平，即所述第二回读信号是低电平，则所述第一互锁单元320的使能端EN是低电平，此时即使所述第一逻辑运算模块31输出是高电平，所述第一互锁单元321的输入端IN是高电平，所述第一互锁单元321的输出端OUT依然为高电平，则所述第一回读信号为高电平。所述第一逻辑运算模块30根据所述第一回读单元322输出的第一回读信号，比如所述第一回读信号是高电平信号，确定自身是比所述第二逻辑运算模块31后输出高电平的，所述第一身份为备逻辑运算模块，示例性的，所述备用逻辑运算模块的身份标识是A；若所述第一回读信号是低电平信号，确定自身是比所述第二逻辑运算模块31先输出高电平的，所述第一身份为主逻辑运算模块，示例性的，所述主逻辑运算模块的身份标识是B。同理的，所述第二逻辑运算模块31根据所述第二回读单元323输出的第二回读信号，比如第二回读信号是高电平信号，确定自身是比所述第一逻辑运算模块30后输出高电平的，所述第二身份是备逻辑运算模块，若所述第二回读信号是低电平信号，确定自身是比所述第一逻辑运算模块30先输出高电平的，所述第二身份是主逻辑运算模块。

实施本实施例，增加第一回读单元以及第二回读单元，隔离互锁单元对逻辑运算模块单元的干扰，可以使得逻辑运算模块更加准确地确认自身的身份。

进一步的，所述第一回读单元322以及所述第二回读单元323还包括第二输出端；

所述第一回读单元322的第二输出端2与所述第一逻辑运算模块30的输入端连接，所述第一回读单元322的第二输出端2根据所述第一电压信号，输出第三回读信号，所述第一回读信号与所述第三回读信号互反，所述第一逻辑运算模块30还用于根据所述第一回读信号以及所述第二回读信号确定所述第一身份。示例性的，在所述第一逻辑运算模块30是主逻辑运算模块时，所述第一回读单元322输出的第一回读信号为低电平，所述第三回读信号为高电平，而在所述第一逻辑运算模块30是备逻辑运算模块时，所述第一回读单元322输出的第一回读信号为高电平，所述第三回读信号为低电平。

所述第二回读单元323的第二输出端2与所述第二逻辑运算模块的输入端连接，所述第二回读单元323的第二输出端2根据所述第二电压信号，输出第四回读信号，所述第二回读信号与所述第四回读信号互反，所述第二逻辑运算模块还用于根据所述第二回读信号以及所述第四回读信号确定所述第二身份。示例性的，在所述第二逻辑运算模块31是主逻辑运算模块时，所述第二回读单元323输出的第二回读信号为低电平，所述第四回读信号为高电平，而在所述第二逻辑运算模块31是备逻辑运算模块，所述第二回读单元323输出的第二回读信号为高电平时，所述第四回读信号为低电平。实施本实施例，在第一回读单元以及第二回读单元中多输出一个回读信号，使得第一逻辑运算模块以及第二逻辑运算模块可以分别根据两个回读信号来判断自身的身份，确认得到的结果更加准确。

在一种可能的实施例中，逻辑运算模块的输出信号是由多个处理器的逻辑运算结果来确定的，本申请以两个处理器的逻辑运算结果来确定逻辑运算模块的输出信号为例进行说明，参考图4，图4为本申请实施例提供的又一种互锁切换电路的结构框图。如图4所示，互锁切换电路42设于第一逻辑运算模块40与所述第二逻辑运算模块41之间，所述互锁切换电路42包括第一互锁单元420、第二互锁单元421、第一回读单元422以及第二回读单元423，所述第一逻辑运算模块40包括第一处理器400以及第二处理器401，所述互锁切换电路42还包括第一切换驱动单元424，所述第一切换驱动单元424包括第一输入端以及第二输入端，其中：

所述第一互锁单元420的输入端IN与所述第一切换驱动单元424的输出端连接，所述第一切换驱动单元424的第一输入端与所述第一处理器400的输出端连接，所述第一切换驱动单元424的第二输入端与所述第二处理器401的输出端连接，所述第一处理器400以及所述第二处理器401用于对目标事件进行逻辑运算，并在第一时间将逻辑运算的结果向所述第一切换驱动单元424发送；所述第一切换驱动单元424用于在所述第一处理器400以及所述第二处理器401对所述目标事件的逻辑运算结果一致的情况下，控制所述第一互锁单元420输出所述第一电压信号。示例性的，所述第一处理器400以及所述第二处理器401中执行的程序可以是一致的，比如所述目标事件为计算1+1的结果，若计算结果为2，输出高电平；若计算结果不为2，输出低电平。所述第一处理器400以及所述第二处理器401分别向所述第一切换驱动单元424输出高电平或低电平，当所述第一处理器400以及所述第二处理器401输出的结果一致时，所述第一切换驱动单元424向所述第一互锁单元420输出高电平，控制所述第一互锁单元420输出所述第一电压信号，即低电平信号。

可选的，所述第一切换驱动单元424包括第一光耦继电器以及第二光耦继电器，所述第一光耦继电器的输入端为所述第一输入端，所述第二光耦继电器的输入端为所述第二输入端。在一种可能的实现方式中，所述第一处理器400与所述第二处理器401没有设置在同一个电路板上，导致所述第一处理器400与所述第二处理器401没有共地，所述第一切换驱动单元424使用第一光耦继电器以及第二光耦继电器，可以将所述第一处理器400以及所述第二处理器401的地放置在同一个地中，保证准确地控制第一切换驱动单元420。

实施本实施例，可以扩大本申请实施例提供的互锁切换电路的使用范围，使得本申请实施例提供的互锁切换电路可以适用于多个处理器组成的逻辑运算模块，比如可以适用于轨道交通信号系统中的2乘2取2的架构。

进一步的，所述第二逻辑运算模块41包括第三处理器410以及第四处理器411；

所述互锁切换电路42还包括第二切换驱动单元425，所述第二切换驱动单元425包括第三输入端以及第四输入端；

所述第二互锁单元421的输入端IN与所述第二切换驱动单元425的输出端连接，所述第二切换驱动单元425的第三输入端与所述第三处理器410连接，所述第二切换驱动单元425的第四输入端与所述第四处理器411连接，所述第三处理器410以及所述第四处理器411用于对所述目标事件进行逻辑运算，并在第二时间将逻辑运算的结果向所述第二切换驱动单元425发送，其中所述第二时间大于所述第一时间；所述第二切换驱动单元425用于在所述第一互锁单元420没有输出所述第一电压信号，且所述第三处理器410以及所述第四处理器411对所述目标事件的逻辑运算结果一致的情况下，控制所述第二互锁单元421输出所述第二电压信号。具体的，所述第一逻辑运算模块40没有输出所述第一电压信号，代表所述第一逻辑运算模块40抢主逻辑运算模块失败，所述第二互锁单元421通过输出低电平将所述第二逻辑运算模块41切换为主逻辑运算模块，同理的，所述第三处理器410以及所述第四处理器411中执行的程序可以是一致的，比如所述目标事件为计算1+2的结果，若计算结果为3，输出高电平；若计算结果不为3，输出低电平。所述第三处理器410以及所述第二处理器411分别向所述第二切换驱动单元425输出高电平或低电平，当所述第三处理器410以及所述第四处理器411输出的结果一致时，所述第二切换驱动单元425向所述第二互锁单元421输出高电平，控制所述第二互锁单元421输出所述第二电压信号，即低电平信号。

可选的，所述第二切换驱动单元425包括第三光耦继电器以及第四光耦继电器，所述第三光耦继电器的输入端为所述第三输入端，所述第四光耦继电器的输入端为所述第四输入端。在一种可能的实现方式中，所述第三处理器410与所述第四处理器411没有设置在同一个电路板上，导致所述第三处理器410与所述第四处理器411没有共地，所述第二切换驱动单元425使用第三光耦继电器以及第四光耦继电器，可以将所述第三处理器410以及所述第四处理器411的地放置在同一个地中，保证准确地控制第二切换驱动单元425。

实施本实施，可以在一个逻辑运算模块不符合主逻辑运算模块的情况下，互锁切换电路通过电压信号的传输来将另一个逻辑运算模块切换为主逻辑运算模块，并不涉及机械结构的切换，从而大大缩短了互锁切换的响应时间。

下面结合具体的元器件对本申请提供的一种互锁切换电路进行详细说明，参见图5，图5为本申请实施例提供的一种互锁切换电路的电路原理图。首先说明的是，互锁切换电路设于第一逻辑运算模块与第二逻辑运算模块之间，本申请以第一逻辑运算模块包括第一处理器CPU1以及第二处理器CPU2，第二逻辑运算模块包括第三处理器CPU3以及第四处理器CPU4为例进行示例性说明，如图5所示，互锁切换电路包括第一互锁单元500以及第二互锁单元501，以所述第一互锁单元500包括第一逻辑门光耦合器U1，所述第二互锁单元501包括第二逻辑门光耦合器U2，具体型号为6N137为例进行示例性说明，需要说明的是，本申请可以使用其他具有使能引脚的逻辑门光耦合器来代替，并不局限于本申请所列举的具体元器件。具体的：

所述第一互锁单元500的输入端为第一逻辑门光耦合器U1的第2引脚以及第3引脚，下文以PIN n代表第n引脚进行阐述，例如第2引脚，表示为PIN 2。所述第一互锁单元500的输出端是所述第一逻辑门光耦合器U1的PIN 6，所述第一互锁单元500的使能端是所述第一逻辑门光耦合器U1的PIN 7；同理的，所述第二互锁单元501的输入端是第二逻辑门光耦合器U2的PIN 2以及PIN3，所述第二互锁单元501的输出端是所述第二逻辑门光耦合器U2的PIN 6，所述第二互锁单元501的使能端是所述第二逻辑门光耦合器U2的PIN 7。其中，所述第一逻辑门光耦合器U1的PIN 2与所述第一逻辑运算模块包括的CPU1的输出端连接，可选的，所述CPU1的输出端可以经过第一电阻R1与所述第一逻辑门光耦合器U1的PIN 2连接，所述第一电阻R1用于防止过流损坏所述第一逻辑门光耦合器U1。所述第一逻辑门光耦合器U1的PIN3与所述CPU2的输出端连接。所述第一逻辑门光耦合器U1的PIN 6与所述第二逻辑门光耦合器U2的PIN 7以及所述第一逻辑运算模块的输入端连接，示例性的，所述第一逻辑门光耦合器U1的PIN 6与所述CPU1的输入端连接，所述第二逻辑门光耦合器U2的PIN 2以及PIN3与所述第二逻辑运算模块包括的CPU3以及CPU4的输出端连接，可选的，所述CPU3的输出端经过第三电阻R3与所述第二逻辑门光耦合器U2的PIN 2连接，所述第二电阻R2用于防止过流损坏所述第二逻辑门光耦合器U2。所述第二逻辑门光耦合器U2的PIN 6与所述第一逻辑门光耦合器U1的PIN 7以及所述第二逻辑运算模块的输入端连接，示例性的，所述第二逻辑门光耦合器U2的PIN 6与所述CPU3的输入端连接。可选的，所述第一逻辑门光耦合器U1的PIN 8通过第二电阻R2与所述第一逻辑门光耦合器U1的PIN 6连接，所述第一逻辑门光耦合器U1的PIN 8还通过第一电容C1与CH3_GND的地连接，用于滤除电源CH3_5V的纹波，进一步的，所述第一电容C1放置位置靠近所述第一逻辑门光耦合器U1的PIN 8。所述第一逻辑门光耦合器U1的PIN 6通过第二电容C2与CH3_GND连接，所述第二电容C2用于稳定所述第一逻辑门光耦合器U1的输出。同理的，所述第二逻辑门光耦合器U2的PIN 8通过第四电阻R4与所述第二逻辑门光耦合器U2的PIN 6连接，所述第二逻辑门光耦合器U2的PIN 8还通过第三电容C3与CH1_GND的地连接，用于滤除电源CH1_5V的纹波，进一步的，所述第三电容C3放置位置靠近所述第二逻辑门光耦合器U2的PIN 8。所述第二逻辑门光耦合器U2的PIN 6通过第四电容C4与CH1_GND连接，所述第四电容C4用于稳定所述第二逻辑门光耦合器U2的输出。

该互锁切换电路的工作原理如下：

以所述第一逻辑运算模块中包括的CPU1以及CPU2先输出使所述第一逻辑门光耦合器U1的PIN 2以及PIN3处的二极管导通的电平为例，可以理解的是，所述第一逻辑门光耦合器U1的PIN 2以及PIN3内设置有发光二极管，该发光二极管是否导通影响着所述第一逻辑门光耦合器U1的PIN 6的输出，参考如下6N127的真值表如表格1所示：

表格1

需要说明的是，所述第一逻辑门光耦合器U1与所述第二逻辑门光耦合器U2的PIN7默认为高电平。由于所述第二逻辑门光耦合器U2没有输出，所以所述第一逻辑门光耦合器U1的PIN 7保持高电平，根据如表格1所示，LED ON(导通)，PIN 7为H(高电平)，则所述第一逻辑门光耦合器U1的PIN 6输出的VOUT_I为L(低电平)，即所述第二逻辑门光耦合器U2的PIN 7为L(低电平)，从而关断了所述第二逻辑门光耦合器U2的输出，所述第二逻辑门光耦合器U2的PIN 6输出恒为高电平。即所述第一电压信号为低电平，所述第二电压信号为高电平，所述第一逻辑运算模块，例如CPU1和/或CPU2，读取所述第一电压信号和/或所述第二电压信号，确定所述第一逻辑运算模块为主逻辑运算模块。同理的，以所述第二逻辑运算模块中包括的CPU3以及CPU4先输出使所述第二逻辑门光耦合器U2的PIN 2以及PIN3处的二极管导通的电平为例，由于所述第一逻辑门光耦合器U1没有输出，所以所述第二逻辑门光耦合器U2的PIN 7保持高电平，根据如表格1所示，LED ON(导通)，PIN 7为H(高电平)，则所述第二逻辑门光耦合器U2的PIN 6输出的VOUT_II为L(低电平)，即所述第一逻辑门光耦合器U1的PIN 7为L(低电平)，从而关断了所述第一逻辑门光耦合器U1的输出，所述第一逻辑门光耦合器U1的PIN 6输出恒为高电平。即所述第二电压信号为低电平，所述第一电压信号为高电平，所述第二逻辑运算模块，例如CPU3和/或CPU4，读取所述第一电压信号和/或所述第二电压信号，确定所述第二逻辑运算模块为主逻辑运算模块。可以理解的是，所述第一逻辑运算模块以及所述第二逻辑运算模块中的CPU1、CPU2、CPU3以及CPU4均可以读取所述第一电压信号和/或所述第二电压信号，本申请不对哪个CPU读取电压信号进行限制。

在一种可能的实施例中，所述互锁切换电路还包括第一回读单元502以及第二回读单元503，以所述第一回读单元502包括第一光电晶体管U3；所述第二回读单元503包括第二光电晶体管U4，具体型号为MOCD213R2M为例进行示例性说明。

所述第一回读单元502的第一输出端为所述第一光电晶体管U3的PIN7，所述第一回读单元502的输入端为所述第一光电晶体管U3的PIN1；所述第二回读单元503的第一输出端为所述第二光电晶体管U4的PIN7，所述第二回读单元503的输入端为所述第二光电晶体管U4的PIN1。所述第一逻辑门光耦合器U1的PIN 6与所述第一光电晶体管U3的PIN1连接，可选的，所述第一逻辑门光耦合器U1的PIN 6可以经过第五电阻R5与所述第一光电晶体管U3的PIN 1连接。所述第二逻辑门光耦合器U2的PIN 6与所述第二光电晶体管U4的PIN 1连接，可选的，所述第二逻辑门光耦合器U2的PIN 6可以经过第九电阻R9与所述第二光电晶体管U4的PIN 1连接。所述第一光电晶体管U3的PIN 7与所述第二逻辑门光耦合器U2的PIN 7以及所述第一逻辑运算模块的输入端连接，示例性的，所述第一光电晶体管U3的PIN 7与所述CPU1的输入端连接。所述第二光电晶体管U4的PIN7与所述第二逻辑门光耦合器U2的PIN 7以及所述第二逻辑运算模块的输入端连接，示例性的，所述第二光电晶体管U4的PIN7与所述CPU3的输入端连接。所述第一光电晶体管U3的PIN 7通过第七电阻R7连接至CH1_GND，所述第一光电晶体管U3的PIN 2连接至CH3_GND，所述第一光电晶体管U3的PIN 8与CH1_3.3V连接；所述第二光电晶体管U4的PIN7通过第十二电阻R12连接至CH3_GND，所述第二光电晶体管U4的PIN 8与CH3_3.3V连接。

该互锁切换电路的工作原理如下：

以所述第一逻辑运算模块中包括的CPU1以及CPU2先输出使所述第一逻辑门光耦合器U1的PIN 2以及PIN3处的二极管导通的电平为例，所述第一逻辑门光耦合器U1的PIN 6输出的VOUT_I为L(低电平)，即所述第一光电晶体管U3的PIN 1输出低电平时，所述第一光电晶体管U3的PIN 1与PIN 2内的发光二极管不导通，使得所述第一光电晶体管U3的PIN 7与PIN 8之间的三极管截止，即PIN 7输出低电平，与所述第一光电晶体管U3的PIN 7连接的所述第二逻辑门光耦合器U2的使能端PIN 7为低电平，从而关断了所述第二逻辑门光耦合器U2的输出，所述第二逻辑门光耦合器U2的PIN 6输出恒为高电平。即所述第一回读信号为低电平；所述第二回读信号为高电平，所述第一逻辑运算模块，例如CPU1和/或CPU2，读取所述第一回读信号和/或所述第二回读信号，确定所述第一逻辑运算模块为主逻辑运算模块。同理的，以所述第二逻辑运算模块中包括的CPU3以及CPU4先输出使所述第二逻辑门光耦合器U2的PIN 2以及PIN3处的二极管导通的电平为例，所述第二逻辑门光耦合器U2的PIN 6输出的VOUT_II为L(低电平)，即所述第二光电晶体管U4的PIN 1输出低电平时，所述第二光电晶体管U4的PIN 1与PIN 2内的发光二极管不导通，使得所述第二光电晶体管U4的PIN 7与PIN 8之间的三极管截止，即PIN 7输出低电平，与所述第二光电晶体管U4的PIN 7连接的所述第一逻辑门光耦合器U1的使能端PIN 7为低电平，从而关断了所述第一逻辑门光耦合器U1的输出，所述第一逻辑门光耦合器U1的PIN 6输出恒为高电平。即所述第一回读信号为高电平，所述第二回读信号为低电平，所述第二逻辑运算模块，例如CPU3和/或CPU4，读取所述第一回读信号和/或所述第二回读信号，确定所述第二逻辑运算模块为主逻辑运算模块。

在一种可能的实现方式中，所述第一回读单元502的第二输出端为所述第一光电晶体管U3的PIN6，所述第一光电晶体管U3的PIN 6与所述第一逻辑运算模块的输入端连接，示例性的，所述第一光电晶体管U3的PIN 6与所述CPU1的输入端连接，可选的，所述第一光电晶体管U3的PIN 6通过第八电阻R8与CH2_3.3V连接，所述第一回读单元502的输入端还可以包括所述第一光电晶体管U3的PIN3，所述第一回读单元502的PIN 4与CH3_GND连接；所述第二回读单元的回读单元503的第二输出端为所述第二光电晶体管U4的PIN6，所述第二光电晶体管U4的PIN 6与所述第二逻辑运算模块的输入端连接，示例性的，所述第二光电晶体管U4的PIN 6与所述CPU3的输入端连接，可选的，所述第一光电晶体管U3的PIN 6通过第八电阻R8与CH4_3.3V连接，所述第二回读单元503的输入端还可以包括所述第二光电晶体管U4的PIN3，所述第二回读单元503的PIN 4与CH1_GND连接。

该回读电路的工作原理如下：所述第一光电晶体管U3的PIN7与PIN 5输出的回读信号是相反的，因此当所述第一回读信号是高电平时，所述第三回读信号是低电平；同理的，所述第二光电晶体管U4的PIN7与PIN 5输出的回读信号是相反的，当所述第二回读信号是低电平时，所述第四回读信号是高电平。所述第二逻辑运算模块和/或所述第一逻辑运算模块中的任意一个CPU读取多个的回读信号，确定主逻辑运算模块，例如第一回读信号是低电平，第三回读信号是高电平，确定第一逻辑运算模块为主逻辑运算模块；第二回读信号是低电平，第四回读信号是高电平，确定第二逻辑运算模块为主逻辑运算模块。

进一步的，所述互锁切换电路还包括第一切换驱动单元504，以所述第一切换驱动单元504包括第一光耦继电器U5以及第二光耦继电器U6，具体型号为AQV212S为例进行示例性说明。

所述第一光耦继电器U5的PIN 1为所述第一输入端，所述第二光耦继电器U6的PIN1为所述第二输入端，所述第一光耦继电器U5的PIN 4以及所述第二光耦继电器U6的PIN 6为所述第一切换驱动单元504的输出端，所述第一光耦继电器U5的PIN 6与CH1_5V连接，所述第二光耦继电器U6的PIN 4与CH1_GND连接，其中：

所述第一逻辑门光耦合器U1的PIN 2与所述第一光耦继电器U5的PIN 4连接，所述第一逻辑门光耦合器U1的PIN 3与所述第二光耦继电器U6的PIN 6连接，所述第一光耦继电器U5的PIN 1与所述CPU1的输出端连接，可选的，所述CPU1的输出端可以经过第十三电阻R13连接至所述第一光耦继电器U5的PIN 1，所述CPU1的输出端还经过第十四电阻R14与所述第一光耦继电器U5的PIN 2以及CH1_GND连接，所述第十三电阻R13以及所述第十四电阻R14用于防止过流损坏所述第一光耦继电器U5。所述第二光耦继电器U6的PIN 1与所述CPU2的输出端连接，可选的，所述CPU2的输出端经过第十五电阻R15连接至所述第二光耦继电器U6的PIN 1，所述CPU2的输出端还经过第十六电阻R16与所述第二光耦继电器U6的PIN 2以及CH2_GND连接，所述第十五电阻R15以及所述第十六电阻R16用于防止过流损坏所述第二光耦继电器U6。

该互锁切换电路的工作原理如下：

以所述第一逻辑运算模块先输出高电平为例，即所述第一处理器CPU1输出高电平，所述第二处理器CPU2也输出高电平，所述第一光耦继电器U5的PIN1与PIN2之间的二极管导通，所述第二光耦继电器U6的PIN1与PIN 2之间的二极管导通，则所述第一逻辑门光耦合器U1的PIN 2与PIN 3之间的二极管导通，由于第二逻辑运算模块没有输出，所以所述第一逻辑门光耦合器U1的使能端PIN7为高电平，因此所述第一逻辑门光耦合器U1的PIN6输出低电平，即所述第一回读单元U3的输入端PIN 1和PIN 3为低电平，则所述第一回读单元U3的PIN7为低电平，PIN 6为高电平，此时所述CPU1读取到第一回读单元U3的PIN7为低电平，PIN 6为高电平，确认所述第一逻辑运算模块为主逻辑运算模块。

更进一步的，所述互锁切换电路还包括第二切换驱动单元505，以所述第二切换驱动单元505包括第三光耦继电器U7以及第四光耦继电器U8，具体型号为AQV212S为例进行示例性说明。

所述第三光耦继电器U7的PIN 1为所述第三输入端，所述第四光耦继电器U8的PIN1为所述第四输入端，所述第三光耦继电器U7的PIN 4以及所述第四光耦继电器U8的PIN 6为所述第二切换驱动单元505的输出端，所述第三光耦继电器U7的PIN 6与CH3_5V连接，所述第四光耦继电器U6的PIN 4与CH3_GND连接，其中：

所述第二逻辑门光耦合器U2的PIN 2与所述第三光耦继电器U7的PIN 4连接，所述第二逻辑门光耦合器U2的PIN 3与所述第四光耦继电器U8的PIN 6连接，所述第三光耦继电器U7的PIN 1与所述CPU3的输出端连接，可选的，所述CPU3的输出端可以经过第十七电阻R17连接至所述第三光耦继电器U7的PIN 1，所述CPU3的输出端还经过第十八电阻R18与所述第三光耦继电器U7的PIN 2以及CH3_GND连接，所述第十七电阻R17以及所述第十八电阻R18用于防止过流损坏所述第三光耦继电器U7。所述第四光耦继电器U8的PIN 1与所述CPU4的输出端连接，可选的，所述CPU4的输出端经过第十九电阻R19连接至所述第四光耦继电器U8的PIN 1，所述CPU4的输出端还经过第二十电阻R20与所述第四光耦继电器U8的PIN 2以及CH4_GND连接，所述第十九电阻R19以及所述第二十电阻R20用于防止过流损坏所述第四光耦继电器U8。

该互锁切换电路的工作原理如下：

在所述第一逻辑运算模块放弃主逻辑运算模块时，所述第三处理器CPU3输出高电平，所述第四处理器CPU4也输出高电平，所述第三光耦继电器U7的PIN1与PIN2之间的二极管导通，则所述第二逻辑门光耦合器U2的PIN1与PIN 2之间的二极管导通，由于所述第一逻辑运算模块不是主逻辑运算模块，所以所述第二逻辑门光耦合器U2的使能端PIN7为高电平，因此所述第二逻辑门光耦合器U2的PIN6输出低电平，即所述第二回读单元U4的输入端PIN 1和PIN 3为低电平，则所述第二回读单元U4的PIN7为低电平，PIN 6为高电平，此时所述CPU3读取到第二回读单元U4的PIN7为低电平，PIN 6为高电平，确认所述第二逻辑运算模块为主逻辑运算模块。

参考图6，图6为本申请实施例提供的一种信号系统的系统架构图。如图6所示，信号系统60包括第一逻辑运算模块600、第二逻辑运算模块601以及互锁切换电路602，可以理解的是，所述互锁切换电路602包括前文所描述的任意一种互锁切换电路，所述信号信号系统60用于轨道交通或汽车。所述第一逻辑运算模块600和/或所述第二逻辑运算模块601可以是中央处理单元(central processing unit，CPU)，该处理器还可以是其他通用处理器、数字信号处理器(digital signal processor，DSP)、专用集成电路(applicationspecific integrated circuit，ASIC)、现成可编程门阵列(field-programmable gatearray，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。可选的，所述第一逻辑运算模块600以及所述第二逻辑运算模块601可以用来实现2乘2取2架构，所述第一逻辑运算模块600与所述第二逻辑运算模块601分别有独立的通道组成，在信号系统60上电时，由所述互锁切换电路602实现两者之间的主备切换。

需要说明的是，上述术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法、装置以及系统，可以通过其它的方式实现。以上所描述的实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。

另外，在本发明各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

或者，本发明上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明实施例的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本发明各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。