具体实施方式

下面结合附图和实施例对本发明做进一步的说明。

如图1所示，一种高速模数转换器中复杂时钟树的建立装置，包括占空比调整电路和时钟树逻辑电路，所述占空比调整电路包括相位误差积分器、延时电路delay_line、窄脉冲产生器pulse_gen、D触发器DFF，相位误差积分器包括相位检测器PD和电荷泵CP，原始时钟clk_in与D触发器的输入端、相位检测器的输入端相连，D触发器的输出端与延时电路的输入端相连，延时电路的输出端产生输出时钟clk_out并连接窄脉冲产生器的输入端、相位检测器的输入端，窄脉冲产生器的输出端与D触发器相连，相位检测器的输出端经电荷泵后连接延时电路；

所述时钟树逻辑电路包括用于触发phi上升沿和下降沿的采样时钟控制电路、用于触发clk_rst上升沿和下降沿的消除记忆时钟控制电路、用于触发phi1e上升沿和下降沿的采样过程接入共模电平时钟控制电路、用于触发phi22上升沿和下降沿的基准电压接入时钟控制电路、用于触发phi2上升沿和下降沿的比较放大时钟控制电路、用于触发clk_amp上升沿和下降沿的接入余差放大时钟控制电路；

D触发器将输入原始时钟clk_in触发产生输出时钟clk_out，clk_out输出脉宽通过改变延时电路来调节，延时的大小则通过延时信号vcont来控制， vcont由相位误差积分器产生，在相位误差积分器中，相位检测器感知clk_in和clk_out的上升沿之间的相位差，并产生相应的上下信号来驱动电荷泵和低通滤波器，以此来产生不同大小的控制延时信号vcont，从而来控制输出占空比为50%的输出时钟clk_out，从延时电路中输出的延时信号a、b、c、d、e、f、g、h、i和原始时钟clk_in以及输出时钟clk_out通过时钟树逻辑电路中不同的逻辑组合得出所需的时钟树。

建立装置整个工作过程为：当输入时钟clk_in进入D触发器，由于D端接的低电平，当clk_in上升沿到来，A点输出低电平，通过一定的延时得出clk_out,当clk_out下降沿到来时，会触发窄脉冲产生器输出一个窄脉冲置位D触发器输出端A点为高电平，这样A点整个高低电平的时间确定了A脉冲，A脉冲通过延时得出输出clk_out。究竟延时多久需要要延时电路来确定，而延时电路的延时时间需要由输出时钟的脉宽以及原始输入时钟clk_in之间的相位差通过电荷泵转换成输出电压vcont来调节延时电路的延时时间，通过反复的叠加调整过程使得输出时钟clk_out输出50%的占空比，通过这一系列的过程，得出了彼此制约，延时时间匹配的延时信号a,b,c,d,e,f,g,h,i以及不随PVT变化的clk_out。然后通过将原始时钟clk_in、输出时钟clk_out以及延时信号a,b,c,d,e,f,g,h,i通过简单的TSPC逻辑来实现需要的复杂时钟树。

一种高速模数转换器中复杂时钟树的建立方法，包括以下步骤：

步骤一：建立一个延时电路。

步骤二：将延时电路的输出分为多个部分，每部分的延时通过单点输出，每一个单点输出的延时时间通过电荷泵的输出vcont来调节，电荷泵的输出与对应单点输出的延时时间之间是匹配并且锁定的，在PVT变化的情况下也是非常匹配的，各部分的延时时间都是确定且相同的，从而得到多个不同时间的上升沿和下降沿。

如图2所示，所述延时电路包括多个依次串接的第一反相器，每个第一反相器的输出端通过一个第二反相器后作为一个单点输出，延时电路的单点输出有a、b、c、d、e、f、g、h、i。

步骤三；通过将输入时钟clk_in、输出时钟clk_out以及所有单点输出时钟的上升沿下降沿通过单相时钟逻辑实现复杂时钟树。

下面通过上面所得出的这些时钟信号来实现14位200M高速pipelineADC中用到的复杂时钟树的建立。要实现的时钟树时序关系如图3所示，这是14位200M高速pipelineADC中第一级的工作时序过程，复杂时钟树的建立过程为：

3-1）设置6根时钟控制线，其中phi为采样时钟控制线，clk_rst为消除记忆时钟控制线，phi1e为采样过程接入共模电平时钟控制线，phi22为基准电压接入时钟控制线，phi2为比较放大时钟控制线，clk_amp为接入余差放大时钟控制线。

3-2）设定复杂时钟树的工作时序周期为5ns，其中phi周期为1.6ns，clk_rst周期为375ps，phi1e周期为2ns，phi22周期为430ps，phi2周期为2.5ns，clk_amp周期为2.1ns。

3-3）对6根时钟控制线之间的时序关系进行限定，phi1e在phi下降沿到来之前的60ps下降，这个下降沿在整个时序中非常重要，并且要保证phi1e下降沿非常干净；clk_rst和phi不出现交叠，phi22和phi不出现交叠，phi22和clk_amp不出现交叠；要保证每一个时钟前后顺序和时间不能出错。

3-4）从时序图中，可以看出phi1e下降沿最重要，需要最干净的时钟触发，然而所有可以利用到的触发时钟最干净的为输入时钟clk_in,因此利用clk_in的上升沿去触发phi1e的下降沿；通过输出延时电路各单点波形，可以得出从输入时钟clk_in的上升沿到a点的下降沿的时间刚好可以得出phi1e所需要的时间，而且还得出a点输出延时时间刚好符合phi2，因此可以直接利用a点输出延时波形通过两级反向器整形得到phi2， phi2下降沿可以去触发phi1e的上升沿；

采样过程接入共模电平时钟控制电路如图4所示。在图4中，MP2、MP3、MN2、MN4构成了单相时钟控制逻辑（TSPC），此种逻辑结构简单，稳定性好，速度快，当phi2buf为高电平时，MP2栅极为低电平导通，漏极电平为高，MP3栅极为高电平截止。当phi2buf下降沿到来时，MP2关闭，MP3导通，就在MP2关闭的一瞬间，MP3导通使得phi1e拉高，phi1e的下降沿的触发也是利用了同样的逻辑。

3-5）从时序图可以观察得到clk_rst时钟的上升沿和phi1e的上升沿是同时开始的，那么同样可以利用phi2的下降沿去触发clk_rst的上升沿，利用延时电路的c点输出上升沿触发clk_rst的下降沿；

消除记忆时钟控制电路如图5所示。clk_rst下降沿的触发可以利用单点c的输出上升沿触发，时间可以通过对延时电路进行微调制来符合所需要的时钟时间。

3-6）通过观察图3的时序波形，可以知道phi可以通过时钟信号clk_rst和时钟信号phi1e来触发确定，利用clk_rst的下降沿去触发phi的上升沿，通过phi1e下降沿经过反相器延时后去触发phi的下降沿；这里要注意，phi的下降沿是在phi1e下降后60ps后才开始下降的，所以phi1e下降沿需要先经过反相器延时之后再去触发phi下降沿。

3-7）利用phi的下降沿去触发phi22上升沿，又因phi22脉宽长度大约为430ps，根据延时电路得出的延时时间，利用延时电路的b点输出上升沿去触发phi22的下降沿。

3-8）clk_amp的上升沿是在phi22的下降沿到来之后再开始的，所以利用phi22下降沿去触发clk_amp的上升沿，通过延时电路的a点输出上升沿去触发clk_amp的下降沿。

3-9）时钟信号全部生成。

采样时钟控制电路、基准电压接入时钟控制电路、比较放大时钟控制电路、接入余差放大时钟控制电路都可以采用与采样过程接入共模电平时钟控制电路类似的方式来实现，核心点就是利用clk_in上升沿到各个单点输出的时间以及时序的先后顺序来确定各自的触发点。

本发明得出的时钟树的仿真结果如图6所示，此仿真是基于电压1.5V，分别在ff、ss、typical三种工艺角，温度-40 40 80 125组合起来的环境下所进行的。从仿真图可以看出，最重要的phi1e下降沿非常干净，随工艺角变化的很小，在phi下降沿到来之前的68ps时已经下降了，clk_rst和phi1e的上升沿基本上同时动作，并且clk_rst和phi的上升沿并未出现重叠现象，phi的下降沿，phi22的上升沿随工艺角的变化也非常小，并未出现重叠现象。Phi2上升沿随工艺角变化也很小，在phi22拉高大约300ps左右，phi2也开始拉高，符合最初的设计规则，clk_amp也是在phi2上升沿到来380ps后才开始拉高，下降沿也是在phi2下降沿到来之前拉低。总体来说，所有时钟控制信号都能满足时序要求，因此，此时钟树的建立是完全可以满足高速ADC在各种环境下所能达到的控制效果。

从以上原理分析和仿真结果可知，本发明完全克服了传统创建时钟树所不能达到的性能和效果，传统方式所创建的时钟树只能适用于简单时钟树的建立，并且它所建立的时钟树随着PVT变化很大，很容易造成逻辑混乱，重叠，调节空间非常有限。而本发明的时钟树建立方式完成克服了上述缺点，它能够轻松建立复杂时钟树，而且这种建立时钟树的方法很好的解决了由PVT所带来的影响，避免了逻辑混乱，并且使得调节空间非常大，在整个时钟树建立过程中，使用了TSPC逻辑，使得建立的时钟树速度非常快，稳定可靠，结构简单。