一种PCIe交换设备
阅读说明：本技术 一种PCIe交换设备 (PCIe switching equipment ) 是由 朱珂 赵玉林 张波 徐庆阳 方旭升 汪欣 谭力波 王盼 王锐 钟丹 于 2021-02-05 设计创作，主要内容包括：本发明创造提供了一种PCIe交换设备,包括交换芯片,以及与该交换芯片连接的SFP+接口和QSFP+接口,所述SFP+接口数量为多个；其中一路SFP+接口通过DAC无源线缆连接外部处理器,用于作为PCIe的Root设备,其他接口均为下行端口,通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。本发明创造所述的PCIe交换设备板卡搭载PCIe Gen2交换芯片,支持最多11个下行通道,这样一个处理器的一个PCIe RC可以管理多个带有PCIe配置接口的高速ETH、SRIO交换芯片或者其他的PCIe EP设备。(The invention provides PCIe switching equipment, which comprises a switching chip, and a plurality of SFP + interfaces and QSFP + interfaces which are connected with the switching chip, wherein the number of the SFP + interfaces is multiple; one path of SFP + interface is connected with an external processor through a DAC passive cable and used as PCIe Root equipment, and other interfaces are downlink ports and are connected with an external exchange chip or PCIe EP equipment through the DAC passive cable. The PCIe exchange equipment board card carries a PCIe Gen2 exchange chip and supports at most 11 downlink channels, so that one PCIe RC of one processor can manage a plurality of high-speed ETH and SRIO exchange chips with PCIe configuration interfaces or other PCIe EP equipment.)
技术领域
本发明创造属于交换机技术领域，尤其是涉及一种PCIe交换设备。
背景技术
PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，简称PCIe，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准。
现有技术的缺陷：
现在市面上越来越多的芯片，尤其是高速串行交换芯片，比如以太网、RapidIO交换芯片采用PCIe作为其配置管理、以及协议栈上送下发的通道，而且这类交换芯片经常多设备组网使用，而市面上的处理器单片只有有限的PCIe接口，可能在数量上不足以满足系统内的交换芯片数量，而使用多片处理器有时又有些浪费，不论是成本还是功耗方面；这时就需要PCIe交换设备，拓展PCIe总线，用一个处理器作为RC，去管理多个EP设备，以及他们协议栈的上送下发。
在一些PCIe相关的产品开发或者芯片开发过程中，标准的插卡式连接方式可能不方便，特别是一些FPGA开发板或者原型验证板本身体积重量都比较大，作为EP(金手指)去插接到一些处理器(Root)系统中可能会更加不便；另外随着芯片规模的提升，PCB板的层叠厚度也经常较大，而PCIe要求的金手指厚度必须为1.6mm，这时就需要对PCB做特殊处理，提高了制板难度和成本。
发明内容
有鉴于此，为克服上述缺陷，本发明创造旨在提出一种新型的PCIe交换设备。
为达到上述目的，本发明创造的技术方案是这样实现的：
一种PCIe交换设备，包括交换芯片，以及与该交换芯片连接的SFP+接口和QSFP+接口，所述SFP+接口数量为多个；
其中一路SFP+接口通过DAC无源线缆连接外部处理器，用于作为PCIe的Root设备，其他接口均为下行端口，通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。
进一步的，所述交换芯片为89HPES12NT12G2芯片。
进一步的，所述SFP+接口的数量为8个；
每个所述SFP+接口均对应设有一个光纤连接器；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE00TN0、PE00TP0、PE00RN0、PE00RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE01TN0、PE01TP0、PE01RN0、PE01RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE02TN0、PE02TP0、PE02RN0、PE02RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE03TN0、PE03TP0、PE03RN0、PE03RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE08TN0、PE08TP0、PE08RN0、PE08RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE09TN0、PE09TP0、PE09RN0、PE09RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE10TN0、PE10TP0、PE10RN0、PE10RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE11TN0、PE11TP0、PE11RN0、PE11RP0针脚。
进一步的，所述QSFP+接口的数量为1个；
QSFP+接口采用QSFP-1888968连接器；
QSFP-1888968连接器的RX1P、RX1N、RX2P、RX2N、RX3P、RX3N、RX4P、RX4N、TX1P、TX1N、TX2P、TX2N、TX3P、TX3N、TX4P、TX4N针脚分别连接89HPES12NT12G2芯片的PE16TN0、PE16TP0、PE17TN0、PE17TP0、PE18TN0、PE18TP0、PE19TN0、PE19TP0、PE16RN0、PE16RP0、PE17RN0、PE17RP0、PE18RN0、PE18RP0、PE19RN0、PE19RP0针脚。
进一步的，还包括有用于控制交换芯片工作模式的Config模块，所述Config模块连接交换芯片。
进一步的，还包括用于为交换芯片和接口供电的供电电路。
进一步的，还包括时钟电路，所述时钟电路连接交换芯片。
进一步的，所述时钟电路包括8T49N0041芯片，该芯片的Q0、NQ0、Q1、NQ1针脚分别连接89HPES12NT12G2芯片的GCLKP0、GCLKN0、GCLKP1、GCLKN1针脚。
相对于现有技术，本发明创造所述的PCIe交换设备具有以下优势：
(1)本发明创造所述的PCIe交换设备板卡搭载PCIe Gen2交换芯片，支持最多11个下行通道，这样一个处理器的一个PCIe RC可以管理多个带有PCIe配置接口的高速ETH、SRIO交换芯片或者其他的PCIe EP设备。
(2)本发明创造所述的PCIe交换设备板卡采用SFP+/QSFP+接口的DAC线缆与外部上行或下行设备连接，而芯片开发过程中用到的FPGA原型验证板或者其他开发板多数都配备SFP+或者QSFP+的接口，他们之间互连就可以做到非常方便，解决了PCIe连接器在开发过程中插接不便的问题。
附图说明
构成本发明创造的一部分的附图用来提供对本发明创造的进一步理解，本发明创造的示意性实施例及其说明用于解释本发明创造，并不构成对本发明创造的不当限定。在附图中：
图1为本发明创造实施例所述的PCIe交换设备原理框图；
图2为本发明创造实施例所述的交换芯片部分结构图一；
图3为本发明创造实施例所述的交换芯片部分结构图二；
图4为本发明创造实施例所述的SFP+接口电路图；
图5为本发明创造实施例所述的QSFP+接口电路图；
图6为本发明创造实施例所述的供电模块电路图；
图7为本发明创造实施例所述的时钟电路图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明创造中的实施例及实施例中的特征可以相互组合。
在本发明创造的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明创造和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明创造的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明创造的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明创造的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明创造中的具体含义。
下面将参考附图并结合实施例来详细说明本发明创造。
如图1所示，一种PCIe交换设备，包括交换芯片，以及与该交换芯片连接的SFP+接口和QSFP+接口，所述SFP+接口数量为多个；
其中一路SFP+接口通过DAC无源线缆连接外部处理器，用于作为PCIe的Root设备，其他接口均为下行端口，通过DAC无源线缆连接外部的交换芯片或者PCIe EP设备。
所述交换芯片为89HPES12NT12G2芯片。
所述SFP+接口的数量为8个；
每个所述SFP+接口均对应设有一个光纤连接器；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE00TN0、PE00TP0、PE00RN0、PE00RP0针脚，如图3，图4所示；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE01TN0、PE01TP0、PE01RN0、PE01RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE02TN0、PE02TP0、PE02RN0、PE02RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE03TN0、PE03TP0、PE03RN0、PE03RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE08TN0、PE08TP0、PE08RN0、PE08RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE09TN0、PE09TP0、PE09RN0、PE09RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE10TN0、PE10TP0、PE10RN0、PE10RP0针脚；
其中一SFP+接口的光纤连接器的RX-DAT+、RX-DAT-、TX-DAT+、TX-DAT-针脚分别连接89HPES12NT12G2芯片的PE11TN0、PE11TP0、PE11RN0、PE11RP0针脚。
所述QSFP+接口的数量为1个；
QSFP+接口采用QSFP-1888968连接器；
如图3、图5所示，QSFP-1888968连接器的RX1P、RX1N、RX2P、RX2N、RX3P、RX3N、RX4P、RX4N、TX1P、TX1N、TX2P、TX2N、TX3P、TX3N、TX4P、TX4N针脚分别连接89HPES12NT12G2芯片的PE16TN0、PE16TP0、PE17TN0、PE17TP0、PE18TN0、PE18TP0、PE19TN0、PE19TP0、PE16RN0、PE16RP0、PE17RN0、PE17RP0、PE18RN0、PE18RP0、PE19RN0、PE19RP0针脚。
还包括有用于控制交换芯片工作模式的Config模块，所述Config模块连接交换芯片。
还包括用于为交换芯片和接口供电的供电电路，供电电路如图6所示。
还包括时钟电路，用于为交换芯片提供时钟信号；所述时钟电路包括8T49N0041芯片，如图2、图7所示，该芯片的Q0、NQ0、Q1、NQ1针脚分别连接89HPES12NT12G2芯片的GCLKP0、GCLKN0、GCLKP1、GCLKN1针脚。
本申请以IDT的89HPES12NT12G2为交换芯片，其最大支持12个Port，12个lane，其中8个Port可以灵活配置为8个x1，4个x2，2个x4，1个x8。SerDes最大支持5GT/s，也就是最高支持PCIe Gen2交换，向下兼容Gen1。上行口通过SFP+接口外引，由于PCIe不能通过普通光模块加光纤传输，所以使用SFP+接口的DAC(Direct Attach Cable)无源线缆连接外部处理器，作为PCIe的Root设备；其他Port均为下行端口，通过DAC线缆连接外部的交换芯片或者其他PCIe EP设备。
板上还有为整板器件提供电源的电源模块以及为交换芯片提供时钟的时钟模块。Config模块作用是配置交换芯片，使其工作在需要的模式。
以上所述仅为本发明创造的较佳实施例而已，并不用以限制本发明创造，凡在本发明创造的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明创造的保护范围之内。