陶瓷组成物、陶瓷烧结体及叠层型陶瓷电子元件
阅读说明：本技术 陶瓷组成物、陶瓷烧结体及叠层型陶瓷电子元件 (Ceramic composition, ceramic sintered body and multilayer ceramic electronic component ) 是由 孙嘉聪 于 2019-11-06 设计创作，主要内容包括：本发明提供陶瓷组成物、陶瓷烧结体及叠层型陶瓷电子元件。该陶瓷组成物包含具有由通式A-mBO-3所示的钙钛矿型结构的第一主粉,其中A位选自钡、锶或其组合,B位为钛,以及1.02≦m≦1.05；通过调整所述主粉材料的A位和B位的摩尔比例,使所得的陶瓷烧结体具有适当的晶粒大小及孔隙率,进而具有良好的补氧效率,因此,包含所述陶瓷烧结体的叠层型陶瓷电子元件可具有低室温电阻值及高电阻温度系数的优异性能。(The invention provides a ceramic composition, a ceramic sintered body and a laminated ceramic electronic component. The ceramic composition comprises a ceramic having a structure represented by the general formula A m BO 3 A first host powder of perovskite structure, wherein the A site is selected from barium, strontium, or a combination thereof, the B site is titanium, and 1.02 m 1.05; by adjusting the molar ratio of the A site and the B site of the main powder material, the obtained ceramic sintered body has proper grain size and porosity, and further has good oxygen supplement efficiency, so that a laminated ceramic electronic component comprising the ceramic sintered body can have excellent performances of low room temperature resistance value and high resistance temperature coefficient.)
技术领域
本发明有关于包含钙钛矿型结构的主粉的陶瓷组成物、其烧结而成的陶瓷烧结体、以及包含该陶瓷烧结体的叠层型陶瓷电子元件，尤其是应用于正温度系数热敏电阻的叠层型陶瓷电子元件。
背景技术
热敏电阻(Thermistor)为一种可变电阻，亦即其电阻值将随着温度变化而改变，并区分为正温度系数热敏电阻、负温度系数热敏电阻，以及临界温度热敏电阻。由于热敏电阻在特定温度范围内具有较高的精度，现今已有广泛的应用，例如：温度传感器、浪涌电流限制器或自复式保险丝等。
正温度系数热敏电阻(Positive temperature coefficient thermistor)，简称PTC热敏电阻，其电阻值将随着电阻本体的温度升高而提升，而具有正温度系数，并在达到居里温度(Curie temperature，简称Tc)或磁性转变点后，出现电阻值急速提升的现象，又称为PTC效应。因此，PTC热敏电阻除了可作为加热元件外，亦兼具过流保护的开关作用，而可同时实现加热、传感、和开关三种功能，并以后两者为主要应用。
因家电或消费性电子产品等室温下使用的电器皆依靠热敏电阻，例如：作为温度传感器，故低室温电阻的热敏电阻将有较广泛的应用性。然而，即便PTC热敏电阻具有上述优异功能，但碍于制造技术发展的限制，兼具低室温电阻及高电阻温度系数(Temperaturecoefficient of resistance)的热敏电阻仍有待开发，以满足市场需求。
发明内容
本发明提供一种陶瓷组成物，其可用于热敏电阻器，由此降低热敏电阻器的室温电阻值和提高热敏电阻器的电阻温度系数。
为达上述目的，本发明提供一种陶瓷组成物，包含：主粉材料，其包含具有由通式AmBO3所示的钙钛矿型结构的第一主粉，其中A位选自钡(Ba)、锶(Sr)或其组合，B位为钛(Ti)，m为A位与B位的摩尔比，且1.02≦m≦1.05；第一稀土材料；以及微纳米硅玻璃。
在一些实施例中，m可为1.020、1.021、1.025、1.029、1.030、1.031、1.035、1.039、1.040、1.041、1.045、1.049或1.050，但不限于此。较佳的，1.02≦m≦1.04。
本发明通过调控主粉材料的m值，可避免陶瓷组成物在烧结过程中，其所形成的晶粒受到抑制或异常成长，从而有助于提升叠层型陶瓷电子元件的电性表现。
较佳的，所述第一主粉包括钛酸钡、钛酸锶或其组合。
较佳的，所述主粉材料还包含第二主粉，可用以增加或减少A位相对于B位的摩尔数以调整m值。
较佳的，所述第二主粉材料包括碳酸钡(BaCO3)或二氧化钛(TiO2)；其中，碳酸钡因含有钡元素，故可用来增加A位相对于B位的摩尔数以调整m值；二氧化钛因不含有钡元素，故可用来调降A位相对于B位的摩尔数以调整m值。
较佳的，所述第二主粉材料为碳酸钡；以所述第一主粉的总含量为1摩尔计，碳酸钡的含量为0.02摩尔至0.05摩尔。
在一些实施例中，以钛酸钡的总含量为1摩尔计，碳酸钡含量可为0.020摩尔、0.021摩尔、0.025摩尔、0.029摩尔、0.030摩尔、0.031摩尔、0.035摩尔、0.039摩尔、0.040摩尔、0.041摩尔、0.045摩尔、0.049摩尔或0.050摩尔，但不限于此。
较佳的，第一主粉的A位包含钡与锶的组合；以所述A位的总摩尔数为1摩尔计，锶的含量为大于0摩尔至0.06摩尔，亦即0<Sr占A位的摩尔比≦0.06。
在一些实施例中，以所述A位的总摩尔数为1摩尔计，锶的含量可为0.005摩尔、0.010摩尔、0.015摩尔、0.020摩尔、0.025摩尔、0.030摩尔、0.035摩尔、0.040摩尔、0.045摩尔、0.050摩尔、0.055摩尔或0.060摩尔，但不限于此。
较佳的，所述第一稀土材料包含钇(Y)、钐(Sm)、铌(Nb)、钕(Nd)、铈(Ce)、其合金或其氧化物。
通过添加上述第一稀土材料可使所述钙钛矿型结构半导体化，降低电阻值。
由于主粉材料与第一稀土材料皆为固体，为使其所含的元素能够均匀分布于所述陶瓷组成物烧结所得的陶瓷烧结体中，故添加微纳米硅玻璃于所述陶瓷组成物中。因微纳米硅玻璃形成液相所需的温度较低，于烧结过程中能迅速且均匀地湿润钛酸钡表面，进而让所述陶瓷组成物中的各元素能均匀地扩散至钙钛矿型结构的晶格内，以提升烧结所得的陶瓷烧结体的介电性能。换句话说，微纳米硅玻璃可提升主粉材料与第一稀土材料的固溶效果，除可避免主粉材料与第一稀土材料析出，亦有助于叠层型陶瓷电子元件展现PTC效应。
较佳的，所述主粉材料的平均粒径为0.2微米至3微米。
较佳的，所述微纳米硅玻璃的平均粒径为30纳米至3微米。
较佳的，以所述主粉材料、所述第一稀土材料和所述微纳米硅玻璃三者的总重为基准，所述主粉材料的含量为77重量百分比至96.9重量百分比；更佳的，所述主粉材料的含量为79重量百分比至92.9重量百分比。
较佳的，以所述主粉材料、所述第一稀土材料和所述微纳米硅玻璃三者的总重为基准，所述第一稀土材料的含量为0.1重量百分比至3重量百分比；举例而言，所述第一稀土材料的含量可为0.2重量百分比、0.3重量百分比、0.4重量百分比、0.5重量百分比、0.6重量百分比、0.7重量百分比、0.8重量百分比、0.9重量百分比、1.0重量百分比、1.5重量百分比、2重量百分比或2.5重量百分比，但不限于此。
较佳的，以所述主粉材料、所述第一稀土材料和所述微纳米硅玻璃三者的总重为基准，所述微纳米硅玻璃的含量3重量百分比至20重量百分比；举例而言，所述微纳米硅玻璃的含量可为3重量百分比、4重量百分比、5重量百分比、6重量百分比、7重量百分比、8重量百分比、9重量百分比、10重量百分比、11重量百分比、12重量百分比、13重量百分比、14重量百分比、15重量百分比、16重量百分比、17重量百分比、18重量百分比、19重量百分比或20重量百分比，但不限于此。较佳的，所述微纳米硅玻璃的含量为5重量百分比至15重量百分比。
本发明另提供一种陶瓷烧结体，其由上述陶瓷组成物烧结而成；其中，所述陶瓷烧结体具有多个孔洞，且所述陶瓷烧结体的孔隙率为5％至20％。
依据本发明，所述陶瓷烧结体的孔洞是由至少三晶粒的晶粒边界所共同构成的空间。
依据本发明，孔隙率是经由随机选定所述陶瓷烧结体之一截面以扫描式电子显微镜进行观察及计算而得。孔隙率由下式表示：孔隙率(％)＝VH/VT*100；其中VH为截面的所有孔洞的总面积，VT为截面的总面积。
因所述陶瓷烧结体具有多个孔洞，因此可于烧结过程的氧化处理步骤中提供氧气传输路径，故适当增加孔隙率可增加补氧效率，进一步提升陶瓷烧结体的电阻温度系数(即α值)表现。因此，本发明亦通过调整m值来进一步调整孔隙率。
若所述陶瓷烧结体过于致密，则氧气传输路径减少而减损补氧能力，使得α值表现不佳；反之，若所述陶瓷烧结体的孔隙率过高，虽然有较多的补氧路径来提升α值，但易发生陶瓷烧结体的结构强度不足的问题，亦可能因陶瓷烧结体结构的致密度不足导致后续介电性能测试时发生失效的状况。因此，较佳的，所述陶瓷烧结体的孔隙率为5％至20％。例如：所述孔隙率可为5％、6％、7％、8％、9％、10％、11％、12％、13％、14％、15％、16％、17％、18％、19％或20％。
依据本发明，当所述陶瓷组成物烧结完成后，微纳米硅玻璃中的二氧化硅成分主要会聚集于陶瓷烧结体的孔洞内形成实体颗粒，即为所述玻璃相。所述玻璃相又可称为实体玻璃相或玻璃体，其有助于进一步降低电阻值及提升陶瓷烧结体的α值表现。
较佳的，当所述陶瓷组成物中的微纳米硅玻璃的含量为3重量百分比以上时，所得的陶瓷烧结体因硅含量充足，而能明显形成玻璃相。
本发明亦提供一种叠层型陶瓷电子元件，其包括：一陶瓷本体，其包含多个上述陶瓷烧结体和多个内电极；其中，所述陶瓷烧结体与所述内电极互相交叠形成于所述陶瓷本体内；以及二个外电极，其分别设置于所述陶瓷本体的相对两侧面并与所述内电极电连接。
依据本发明，两相邻的内电极分别与相对的外电极电连接。
上述叠层型陶瓷电子元件因多个内电极以并联方式在陶瓷本体内部交替叠层，由此达到降低室温电阻的功用。
较佳的，所述内电极包含镍(Ni)。
较佳的，所述外电极各自包含银(Ag)、镍和锡(Sn)之一或其组合。在一些实施例中，所述外电极是各自为多层结构的电极。举例而言，所述外电极可为三层结构的外电极，第一至三层的外电极的材料依序为银、镍与锡。
较佳的，所述内电极各别与所述外电极约呈垂直(90度夹角)。
较佳的，上述叠层型陶瓷电子元件可进一步包含二保护层，所述保护层设置于该陶瓷本体的相对两表面，所述表面与所述内电极相互平行。所述保护层可避免叠层型陶瓷电子元件于电镀形成外电极时出现溢镀问题。
较佳的，上述叠层型陶瓷电子元件的室温电阻值为1欧姆至15欧姆，其中，室温是指25℃。
较佳的，上述叠层型陶瓷电子元件的电阻温度系数为4ppm/℃至10ppm/℃。
较佳的，上述叠层型陶瓷电子元件的居里温度为80℃至110℃。举例而言，该叠层型陶瓷电子元件的居里温度可为80℃、81℃、82℃、83℃、84℃、85℃、86℃、87℃、88℃、89℃、90℃、91℃、92℃、93℃、94℃、95℃、96℃、97℃、98℃、99℃、100℃、101℃、102℃、103℃、104℃、105℃、106℃、107℃、108℃、109℃或110℃。
本发明再提供一种电器，其包含上述叠层型陶瓷电子元件。
附图说明
图1为本发明的叠层型陶瓷电子元件剖面的示意图。
图2A至图2L分别为实施例1至6与比较例1至6的叠层型陶瓷电子元件中陶瓷烧结体截面的电子显微镜照片。
具体实施方式
以下提供多种操作方式，以便说明本发明的实施方式；本领域一般技术人员可经由本说明书的内容轻易地了解本发明所能达成的优点与功效，并且于不悖离本发明的精神下进行各种修饰与变更，以施行或应用本发明的内容。
陶瓷组成物
以下各实施例与比较例以主粉材料、第一稀土材料和微纳米硅玻璃作为起始原料，且各实施例与比较例的起始原料的总重量固定：主粉材料皆为89.5重量百分比、第一稀土材料皆为0.5重量百分比，且微纳米硅玻璃皆为10重量百分比；m值为1的组别表示主粉材料仅使用钛酸钡，m值大于1的组别表示主粉材料除包含钛酸钡外，亦添加碳酸钡，m值小于1的组别表示主粉材料除包含钛酸钡外，亦添加二氧化钛；各实施例与比较例中主粉材料所含第一主粉的种类及含量差异详如表1所示。
其中，实施例2至6和比较例1至6添加钛酸锶来取代部份的钛酸钡；比较例5则进一步另添加钛酸钙来取代部分的钛酸钡。
表1：陶瓷组成物配方表
上述主粉材料皆为商购品，其中，钛酸钡纯度为99.5％，碳酸钡纯度为99.9％、二氧化钛纯度为99.5％、钛酸锶纯度为99.9％，而钛酸钙纯度为99.9％。
上述第一稀土材料亦为商购品，其为纯度99.9％的氧化铌。
上述微纳米硅玻璃亦为商购品，包含98.6重量百分比的二氧化硅，0.4重量百分比的稀土元素和1重量百分比的钡、锶、钙、钛中的至少一种。
上述主粉材料的平均粒径为0.2微米至3微米，且该微纳米硅玻璃的平均粒径为30纳米至3微米。
陶瓷烧结体和包含其的叠层型陶瓷电子元件
待准备上述陶瓷组成物后，以甲苯及酒精作为溶剂，溶剂添加量可依所需的分散程度作调整，另添加约为上述起始原料总重的0.5重量百分比至0.75重量百分比的高分子系分散剂(商品型号为BYK-110、111及/或115)，以及另添加约为起始原料总重的25重量百分比至30重量百分比的聚乙烯醇缩丁醛树脂黏结剂；将上述所有原料与锆球一同置入球磨机内，以湿式研磨进行充分混合，以获得陶瓷浆料。再使用刮刀法将该陶瓷浆料形成片状后予以干燥，干燥温度约50℃至60℃；干燥时间则依实际状况进行调整，以获得一卷薄带。
将镍金属粉末与有机黏合剂一同分散于一有机溶剂内以制备内电极膏，再以网版印刷方式在所述薄带上印刷内电极，以形成带有内电极的薄带。以未印刷内部电极的薄带作为上盖与下盖，将多个带有内电极的薄带形成的叠层结构夹置于上盖与下盖之间；接着，经热均压步骤后，再使用切割机切出陶瓷生胚。将具有层叠结构的陶瓷生胚在保护气氛下，以约300℃进行24小时的脱脂处理。将已脱脂的陶瓷生胚在氮气/氢气的还原气氛中，以1250℃至1380℃进行锻烧约1小时，以制备烧结后陶瓷体，该烧结后陶瓷体包括多个由上述薄带烧结而成的陶瓷烧结体，且所述陶瓷烧结体与多个内电极互相交叠，陶瓷烧结体层数与内电极数量可依薄带厚度加以调整。将烧结后陶瓷体进行滚边角研磨后，在大气环境下以700℃至900℃进行氧化处理后，形成陶瓷本体。分别于陶瓷本体的上下表面进行保护层涂布，以形成与这些内电极平行的保护层，并在陶瓷体的左右两侧面分别沾附银以形成外电极，以形成该叠层型陶瓷电子元件，其中，这些外电极与这些内电极电连接。
如图1所示，该叠层型半导体陶瓷电子元件10具有陶瓷本体100，其包含多个陶瓷烧结体110和多个内电极120，这些陶瓷烧结体110与这些内电极120互相交叠形成于陶瓷本体100内；二个外电极200、300，分别设置于陶瓷本体100的相对两侧面130、140上，并与这些内电极120电连接，且二个外电极200、300与内电极120的夹角约呈90度；以及二保护层400，这些保护层分别设置于该陶瓷本体的上下两表面150、160上，并与内电极120约呈平行。此外，相邻的两内电极120由陶瓷烧结体110所隔开，且该相邻的两内电极120间具有厚度S，该厚度S低于40微米。
特性分析：
以电子显微镜观察由上述实施例1至6与比较例1至6的陶瓷组成物所形成的陶瓷烧结体的截面的微结构及计算其孔隙率，并将结果列于表2中。其中，以图2B为例，由实施例2的陶瓷组成物所形成的陶瓷烧结体的截面可明显观察到所述陶瓷烧结体不仅具有孔洞170以外，其中部分孔洞还形成有玻璃相180。
测量包含由实施例1至6与比较例1至6的陶瓷组成物所形成的陶瓷烧结体的叠层型陶瓷电子元件的室温电阻值和α值，其结果列于表2中；其中受测样品的长度为0.933毫米(mm)，截面积为2.396平方毫米(mm2)，并于叠层型陶瓷电子元件依上述步骤完成沾附银作为外电极后即进行测量。
室温电阻值的测量方法是于室温(即25℃)对上述受测样品施予电压，并使用万用表(厂牌：HIOKI，型号：RM3545)测定其电流值，以换算出电阻值。
α值的测量方法是将上述受测样品置入恒温槽中，并于将温度从20℃逐步提升至250℃的同时，依上述方法换算出对应各温度下的电阻值，以得到电阻值-温度曲线，并据以求得电阻值为室温电阻值两倍时的温度，即2倍点。因2倍点为受测样品开始表现PTC特性的相转移温度，并大致趋近于居里温度(Tc)，故以室温及2倍点分别为T1与T2，其各别对应的电阻值为R1与R2，并依据α＝{In10×(LogR2－LogR1)/(T2－T1)×100}的公式计算出α值。
此外，以2倍的室温(25℃)电阻值所对应的温度为居里温度。
表2：陶瓷烧结体、叠层型陶瓷电子元件的特性分析结果
首先，比较实施例1至6与比较例1至6的室温电阻值和α值的测量结果可知，通过调控主粉材料的成份和其钙钛矿型结构中的m值范围可使叠层型陶瓷电子元件具有较低的室温电阻值和较高的α值。例如：从实施例2、实施例4至6以及比较例1至4、比较例6的比较可发现，当m值介于1.02至1.05时，其室温电阻值皆低于15欧姆，且α值皆高于4ppm/℃，具优异的电性表现。当m值范围位于1.02至1.04，叠层型陶瓷电子元件的室温电阻值更低于8.5欧姆，而α值亦高于4.3ppm/℃。此外，从实施例2、实施例4至6的数据可知，9％至16％的孔隙率可提供足够的补氧效率，因此展现了优异的电性表现。
另从实施例1与实施例2和3的实验结果可知，当A位全为钡或是钡和锶的组合时，其室温电阻值皆低于6欧姆，且α值皆高于4ppm/℃，具优异的电性表现。
再进一步地，从实施例2与实施例3的比较可发现，当以A位的总摩尔数为1摩尔计，不管钛酸锶的添加量为0.03或0.06摩尔，其室温电阻值皆低于6欧姆，且α值皆高于5ppm/℃。据此可知，以微量的锶取代A位的钡时，虽会导致室温电阻值略微提高，但α值亦提高，仍具有优异的电性表现。
从比较实施例1至3与比较例5的实验结果可发现，以微量的钙取代钡时，则会导致叠层型陶瓷电子元件的室温电阻值大幅提升，例如比较例5的室温电阻值高达5834欧姆，且α值仅2.4ppm/℃，不足4ppm/℃，电性表现极为不佳。
最后，从实施例1至3的比较可发现，当A位包含锶时，可进一步使叠层型陶瓷电子元件的居里温度由约110℃降至约95℃或约80℃。
综上所述，本发明的陶瓷组成物通过调整主粉材料的种类，例如：钡、锶的种类，且将第一主粉的m值设于特定含量范围内，确实有助于包含由其烧结而成的陶瓷烧结体的叠层型陶瓷电子元件降低其室温电阻值及提升其电阻温度系数，进而获得电性表现更佳的叠层型陶瓷电子元件。
上述实施例仅系为了方便说明而举例而已，惟该实施方式并非用以限定本发明的专利范围；举凡其他未悖离本发明揭示内容下所完成的变化、修饰等变更，均应包含于本发明涵盖的专利范围中。
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