具体实施方式

在后续描述中，对各种具体细节进行了说明，旨在实现对实施例的深入理解。在没有这些具体细节中的一个或多个特定细节的情况下或通过其他方法、部件、材料等，可以提供实施例。在其他情况下，没有对已知结构、材料或操作进行详细示出或描述，从而不会使实施例的各个方面晦涩难懂。

在本说明书的框架中对“一实施例”或“一个实施例”的引用意指指示相对于该实施例描述的特定配置、结构或特点包括在至少一个实施例中。因此，可能在本说明书的各个方面中出现的诸如“在一实施例中”、“在一个实施例中”之类的短语不一定是指一个相同实施例。而且，在一个或多个实施例中，可以以任何适当方式组合特定构象、结构或特点。

仅为了方便而提供本文中所使用的参考，因此不限定实施例的保护界限或范围。

在下文所描述的图2至图20中，已经参考图1所描述的部分、元件或部件由这些图中先前使用的相同附图标记指定。已经对这些元件进行了描述，并且在以下内容中不再进行重复，以免使本具体实施方式繁琐。

如前所述，时间测量电路(计时器)在各种应用中可以是有用的，该时间测量电路被配置为测量在第一(开始)事件与第二(停止)事件之间经过的时间，诸如用于测量在PWM信号的上升边沿和/或下降边沿(表示开始事件)与响应于PWM信号的上升边沿或下降边沿而生成的给定事件之间经过的时间。通常，第二/停止事件因此可以经由异步外部信号来发信号通知。

因此，在对时间测量电路的实施例进行讨论之前，首先将对用于生成PWM信号的第一可能解决方案进行讨论。

如关于图1所描述的，用于生成PWM信号的最简单的解决方案中的一个解决方案是基于生成时钟信号CLK的振荡器电路和被配置为响应于时钟信号CLK而增加计数值的计数器的。因此，通过使用比较器电路，可以例如根据由计数器所提供的计数值来生成PWM信号，例如，通过比较计数值与给定阈值，该给定阈值例如指示接通持续时间T_ON和开关时段T_SW。

然而，在这种(数字)实现方式中，PWM信号的准确度和分辨率受时钟信号CLK的时钟时段T_CLK(采样频率)的限制。而且，随着增加时钟频率f_CLK＝1/T_CLK，开关损耗也将会增加。

然而，在许多应用中，高分辨率的PWM信号是必需的或非常优选的。例如，如前所述，PWM信号可以用于许多应用，以控制电压或电流的平均值，这些许多应用诸如：用于无线电池充电器、开关模式功率转换器、电机控制和照明。例如，在这种应用中，半桥或全桥可以用于驱动通常包括一个或多个电感器和电容器的谐振回路，其中半桥或全桥的电子开关借助于PWM信号来驱动。

为了使设备小型化，可以使用较小电感器，从而导致工作频率较高。因此，通常应当提供具有高精度分辨率的高频调制波形PWM信号，以便将功耗保持处于可接受值处。例如，在开关电源中，输出电压通常与PWM占空比成正比。对占空比的调整越小，对输出的最终改变就越小，即，对输出电压的更精确控制准许实现更好的准确度水平和系统稳定性。而且，使输出电压纹波最小意指降低噪声水平。

用于生成PWM信号(特别是高分辨率(HR)PWM信号)的备选解决方案基于使用多个时钟相位，即，具有相同频率的相移时钟信号。

例如，图2示出了用于经由延迟锁定环(DLL)生成多个时钟相位φ₀..φ_n的可能电路。

具体地，在所考虑的示例中，由振荡器OSC所生成的时钟信号CLK被馈送到多个(相同)延迟级DU₁..DU_n的级联。具体地，在所考虑的示例中，第一相位φ₀与时钟信号CLK相对应，而其他相位φ₁..φ_n与延迟级DU₁..DU_n的输出信号相对应。

在所考虑的示例中，延迟级DU₁..DU_n中的每个延迟级具有根据(电压或电流)控制信号CTRL而可编程/可设置的延迟T_DU。例如，具有可变延迟的这种延迟级DU可以使用偶数个反相器来实现，其中反相器中的一个或多个反相器对连接到反相器的输出的诸如寄生电容的相应电容进行充电。在这种情况下，控制信号CTRL可以指示由反相器所提供的用于对相应电容进行充电的电流，从而使直到随后反相器切换为止的时间发生变化。

在所考虑的示例中，最后一个相位φ_n(相对于时钟信号CLK具有给定延迟T_D＝n·T_DU)和时钟信号CLK被提供给相位检测器PD。相位检测器PD的输出被馈送到具有至少I(积分)部件的调节器CP(诸如电荷泵)，其中调节器CP在输出处提供控制信号CTRL。可选地，控制信号CTRL可以通过环路滤波器LF传递。

因此，本质上讲，由块PD/CP/LF所实现的负反馈回路在时间上使最后一个相位φ_n与时钟信号CLK同步。如果延迟单元DU相同，则所有时钟相位φ₁..φ_n将具有相同频率f_CLK，但是相对于前一相位相移了延迟T_DU＝T_CLK/n。

这样的多个时钟相位也可以通过锁相环(PLL)提供，该锁相环包括压控振荡器(VCO)，该压控振荡器包括具有多个延迟级的环形振荡器，其中PLL被锁定到时钟信号CLK的频率。此外，在这种情况下，PLL的锁定可以通过使得由延迟级所引入的延迟发生变化来获得，例如，通过经由偏置电路使得由实现这种延迟级的反相器级所提供的电流发生变化，直到在VCO的输出处的振荡器信号与时钟信号CLK相对应为止。因此，VCO的每个延迟级可以提供相应时钟相位，该相应时钟相位被相移了时钟信号CLK的时段的给定分数。

例如，图3示出了在n＝17的情况下相位φ₁..φ₁₆的示例性波形，其中图中未示出最后一个相位φ₁₇＝φ₀＝CLK。

因而，如图4所示，虽然计数器和相应比较器电路可以提供粗略PWM信号(具有时钟信号CLK的多个k时钟循环)，但是可以使用附加时钟相位φ₁..φ_n来对粗略PWM信号添加微调，这本质上准许将时钟信号CLK的分数T_DU添加到粗略PWM信号。例如，文献US7,206,343B2中描述了这种解决方案，为此，其内容通过引用并入本文。

例如，分数可以通过以下方式添加到粗略PWM信号：

例如通过使用一个或多个逻辑(例如，OR)门，直接组合具有给定选定时钟相位φ的粗略PWM信号，或

如文献US 7,206,343B2中所述，通过附加延迟级使得粗略PWM信号间接地传递、并且例如经由逻辑(例如，OR)门将粗略PWM信号与延迟PWM信号组合，其中附加延迟级引入了与延迟级DU1..DUn相同的延迟T_DU，例如，通过使用与延迟级DU₁..DU_n相同的控制信号CTRL偏置附加延迟级。

因此，假设计数器(和相应比较器电路)提供具有开关时段T_SW＝i·T_CLK和接通持续时间T_ON＝k·T_CLK(0≤k≤i)的粗略PWM信号，则最终PWM信号可以具有开关时段T_SW＝i·T_CLK和接通持续时间T_ON＝k·T_CLK+l·T_CLK/n(0≤l<n)。因此，可以通过设置参数k和l的整数值来选择PWM信号的接通持续时间T_ON。因此，本质上讲，使用附加DLL或PLL准许以较高精度使接通持续时间T_ON发生变化(或一般地使占空比D发生变化)，同时开关时段T_SW保持恒定。

然而，在各种实施例中，PWM信号生成器电路还可以被配置为接收多个时钟相位φ₀..φ_n，并且根据这些时钟相位φ₀..φ_n生成PWM信号的上升边沿和下降边沿二者，从而以较高分辨率控制PWM占空比和PWM频率两者。

图5示出了第一实施例的一般操作。

在所考虑的实施例中，PWM信号生成器电路接收第一时钟相位φ₀(和/或最后时钟相位φ_n＝φ₀)和中间时钟相位φ₁..φ_n-1。在一些实施例中，PWM信号生成器电路包括多相时钟生成器，其生成各种时钟相位，该多相时钟生成器可以包括被配置为生成本文中所描述的时钟相位的任何多相时钟生成器。在本公开的介绍中已经对用于生成这种时钟相位的可能解决方案进行了描述，并且相关描述整体适用(特别是参见图2的描述)。也就是说，在一些实施例中，本公开的各种实施例的多相时钟生成器电路可以例如相对于图2进行描述。

而且，在所考虑的实施例中，PWM信号生成器电路被配置为生成PWM信号，其中：

开关持续时间T_SW可以设置为T_SW＝i·T_CLK+j·T_CLK/n；以及

接通时间T_ON可以设置为T_ON＝k·T_CLK+l·T_CLK/n。

在各种实施例中，参数i、j、k和l是整数值，其中参数i、j、k和l可以是可编程的。

具体地，在图5所示的示例中，假设n＝17，例如，PWM信号生成器电路接收时钟相位φ₀..φ₁₆，并且PWM信号生成器电路被配置为生成PWM信号，其中：

T_SW＝i·T_CLK+10·T_CLK/17＝T_i+10·T_CLK/17，

占空比为50％(即，T_ON＝T_OFF＝T_SW/2)，即，T_ON＝T_OFF＝T_i/2+5·T_CLK/17。

在所考虑的示例中，为了简单起见，假设i为偶数，并且k＝p＝i/2。

具体地，在所考虑的实施例中，PWM信号生成器电路被配置为在第一接通时段T₁期间将相位φ₀用作用于数字计数器的时钟信号，该数字计数器对时间时段T_i/2＝k·T_CLK进行计数，并且(如以下所更详细地描述的)PWM信号生成器电路通过使用相位φ₅在结束时添加时段T_CLK的分数5/17。

然而，作为随后跟踪各种分数的累加的替代，PWM信号生成器电路在随后关断时段T₂期间将相位φ₅(即，用于添加分数的相位)用作用于定时器电路(即，对时间时段p·T_CLK进行计数的数字计数器)的时钟信号。而且，PWM信号生成器电路通过在这种情况下使用相位φ₁₀在结束时再次添加时段T_CLK的相应分数5/17，直到相位φ₁₀相对于相位φ₅偏移了延迟5·T_CLK/17。

接下来，PWM信号生成器电路在第二接通时段T₃期间将相位φ₁₀用作用于数字计数器的时钟信号，该数字计数器对时间时段k·T_CLK进行计数，并且PWM信号生成器电路这次通过使用相位φ₁₅在结束时添加时段T_CLK的分数5/17，直到相位φ₁₅相对于相位φ₁₀偏移了延迟5·T_CLK/17。

同样，PWM信号生成器电路在随后关断时段T₄期间将相位φ₁₅用作用于数字计数器的时钟信号，该数字计数器对时间时段p·T_CLK进行计数，并且PWM信号生成器电路这次通过使用相位φ₃在结束时添加时段T_CLK的分数5/17，直到相位φ₃相对于相位φ₁₅偏移了延迟5·T_CLK/17。

该操作还针对随后的接通时段和关断时段继续进行。

在各种实施例中，PWM生成器电路因此被配置为生成PWM信号，其中：

接通持续时间与T_ON＝k·T_CLK+l·T_CLK/n相对应；以及

关断持续时间与T_OFF＝p·T_CLK+q·T_CLK/n相对应。

在各种实施例中，参数n(延迟级数/相位)在硬件水平处被固定。然而，数目n也可以是可编程的，例如，通过在图2中使用给定固定数目个延迟级(例如，32个)、并且选择第n个相位(不一定是最后一个)作为提供给相位检测器PD的反馈信号。实际上，在这种方式中，控制环路仍被锁定到第n个相位φ_n,，其中T_DU＝T_CLK/n。

因此，在各种实施例中，PWM信号生成器电路的定时器电路(包括计数器电路和比较器电路)被配置为：

在接通时段T_ON期间，从重置值开始增加计数值，直到计数值达到整数值k为止；以及

在关断时段T_OFF期间，从重置值开始增加计数值，直到计数值达到整数值p为止。

然而，一般而言，计时器电路还可以监测开关持续时间T_SW，即，PWM信号生成器电路的计时器电路(包括计数器电路和比较器电路)可以被配置为：

在接通时段期间，从重置值开始增加计数值，直到计数值达到整数k值为止；以及

在关断时段期间，增加在接通时段期间使用的计数值，直到计数值达到整数值i为止。

因此，在各种实施例中，PWM信号生成器电路被配置为确定参数k/l以及p/q和i/j中的至少一个参数，其中：

在接通时段T_ON的情况下，k对应于时钟信号CLK的时钟循环的整数数目，并且l对应于时钟信号CLK的时钟循环的分数1/n的整数数目；

在关断时段T_OFF的情况下，p对应于时钟信号CLK的时钟循环的整数数目，并且q对应于时钟信号CLK的时钟循环的分数1/n的整数数目；以及

在开关时段T_SW的情况下，i对应于时钟信号CLK的时钟循环的整数数目，并且j对应于时钟信号CLK的时钟循环的分数1/n的整数数目。

具体地，鉴于上述定义：

T_ON＝k·T_CLK+l·T_CLK/n (2)

T_OFF＝p·T_CLK+q·T_CLK/n (3)

T_SW＝T_ON+T_OFF＝i·T_CLK+j·T_CLK/n (4)

根据以下公式，整数值i和j与整数值k、l、p和q有关：

如果(l+q)<n(无溢出)，则：

i＝k+p；j＝l+q， (5)

如果(l+q)>n(有溢出)，则：

i＝k+p+1；j＝l+q–n。 (6)

因此，在各种实施例中，PWM生成器电路被配置为接收参数i、k和p中的至少两个参数，以及参数j、l和q中的至少两个参数。例如，PWM信号生成器电路可以直接接收参数k/l和/或p/q和/或i/j，诸如：

标识(例如，对应于)参数k/l的数据；以及

标识(例如，对应于)参数p/q的数据。

备选地，PWM信号生成器电路可以接收其他数据，从而准许根据等式(5)和(6)计算这些参数，诸如：

标识开关持续时间T_SW的数据，诸如上文所提及的参数i和j，以及以下各项中的一项：

标识(例如，对应于)参数k/l的数据；

标识(例如，对应于)参数p/q的数据；或

标识占空比的数据。

如图6A所示，在各种实施例中，PWM信号生成器电路包括计时器电路102，该计时器电路102包括数字计数器电路104，该数字计数器电路104被配置为响应于时钟信号CLK_TMR而使整数计数值CNT发生变化(即，增加或减小)；以及比较器电路106，该比较器电路106被配置为比较计数值CNT与相应整数比较阈值。

如图6A所示，通过例如经由多路复用器108选择参数k或p作为比较阈值，相同计数器104和比较器106可以用于接通时段和关断时段两者。因而，通过经由比较器106的输出处的信号来重置计数器104，相同计数器104可以用于监测接通时段和关断时段。然而，计数器104也可以用于监测接通时段和持续时间T_SW。例如，在这种情况下，多路复用器108可以接收参数k和i，并且仅当计数值CNT达到值i时才可以重置计数器104。

备选地，如图6B所示，相应计数器104a和104b以及比较器106a和106b可以用于接通时段和关断时段，其中比较器106a比较由计数器104a所提供的计数值CNTa与参数k，而比较器106b比较由计数器104b所提供的计数值CNTb与参数p。

在各种实施例中，计时器电路102被配置为当比较器的输出指示计数值已经达到比较阈值时(例如，通过使用在比较器106的输出处的信号EOC_TMR或在比较器106a和106b的输出处的信号EOC_TMRa和EOC_TMRb)，生成一个或多个触发信号。

在所考虑的实施例中，信号EOC_TMR(图6A)或信号EOC_TMRa和EOC_TMRb(图6B)被提供给控制电路110，该控制电路110根据以下各项选择用于定时器电路102(特别是计数器104(104a/104b))的时钟信号CLK_TMR：

在接通时段期间，参数l；以及

在关断时段期间，参数q。

具体地，即使在监测开关持续时间T_SW的结束时，优选的是例如根据等式(5)和(6)获得(例如，计算)参数q，这是因为该参数指示必须相对于先前接通时间被添加的附加分数。

例如，控制电路110可以通过经由选择信号SEL1驱动在输入处接收时钟相位φ₀..φ_n-1的多路复用器100，来选择时钟信号CLK_TMR。同样，控制信号可以经由选择信号SEL2驱动多路复用器112，以便选择参数l或参数q，亦即，选择信号指示当前时段是接通时段还是关断时段，并且因此还可以用于驱动多路复用器108。

具体地，在各种实施例中，响应于在信号EOC_TMR(图6A)或信号EOC_TMRa和EOC_TMRb(图6B)中的触发，控制电路110被配置为改变选择信号SEL1的逻辑值：

在接通时段期间，根据参数l；以及

在关断时段期间，根据参数q。

具体地，在各种实施例中，控制电路还执行模运算，以便将选择信号SEL1维持在介于0与n-1之间。因而，响应于信号EOC_TMR(图6A)或信号EOC_TMRa和EOC_TMRb(图6B)中的触发，控制电路110使选择信号SEL1发生变化：

在接通时段期间，SEL1＝(SEL1+l)mod n；以及

在关断时段期间，SEL1＝(SEL1+q)mod n。

因此，本质上讲，控制电路110实现了相位累加器电路，该相位累加器电路将l或q添加到当前选择的相位，其中(例如，如等式(5)和(6)所示)可以根据参数j和n计算参数q。

最终，在各种实施例中，相应时段(接通时段或关断时段)被终止，并且随后时段利用选定时钟相位的下一时钟脉冲(即，基于定时器电路102使用哪种类型的边沿的下一上升边沿或下降边沿)开始。

因此，本质上讲，在接通时段T_ON期间，在时间k·T_CLK之后生成触发信号EOC_TMR(或EOC_TMRa)，并且通过改变时钟信号CLK_TMR来终止接通时段，从而在附加时间l/n·T_CLK之后，开始下一关断时段。同样，在关断时段T_OFF期间，在时间p·T_CLK之后生成触发信号EOC_TMR(或EOC_TMRb)(其例如可以通过重置计数器104并且等待p个循环或通过等待直到计数值达到i为止而获得)，并且通过改变时钟信号CLK_TMR来终止关断时段，从而在附加时间q/n·T_CLK之后，开始下一接通时段。

例如，这在图7中示出，其中在接通时段期间，定时器电路使用时钟相位CLK_TMR＝φ_x，并且例如在例如具有第10个上升边沿的相位φ_x的k＝9个时段之后，触发信号EOC_TMR被设置。响应于触发信号EOC_TMR(EOC_TMRa)，控制电路选择新相位CLK_TMR＝φ_y(其中y＝(x+l)mod n)。而且，响应于在信号φ_y中紧随其后的(例如，上升)边沿，PWM信号生成器电路终止接通时段，并且开始随后的关断时段，从而引入了与时钟时段的分数l/n相对应的附加时间。

在所考虑的实施例中，在随后的关断时段期间，计时器电路使用时钟相位CLK_TMR＝φ_y，并且例如在例如具有第9个上升边沿的相位φ_y的p＝8个时段之后，触发信号EOC_TMR被设置。响应于触发信号EOC_TMR(EOC_TMRb)，控制电路选择新相位CLK_TMR＝φ_z(其中z＝(y+q)mod n)。响应于在信号φ_z中紧随其后的(例如，上升)边沿，PWM信号生成器电路终止关断时段，并且开始随后的接通时段，从而引入了与时钟时段的分数q/n相对应的附加时间。

在先前实施例中，控制电路110被配置为驱动选择电路100，以便响应于信号EOC_TMR，将指派给时钟信号CLK_TMR的相位φ从当前相位φ(t)(例如，φ₀)改变为下一相位φ(t+1)(例如，φ₅)，从而在相应接通或关断时段结束处添加分数(l或q)。

然而，在各种实施例中，从当前相位φ(t)到下一相位φ(t+1)的切换可能在相应时段期间的任何时刻发生。在这种情况下，控制单元110还可以被配置为：例如，响应于时钟信号CLK_TMR，将选择信号SEL1从旧相位φ(t)顺序增大/减小到新相位φ(t+1)(例如，φ₀、φ₁、φ₂、φ₃、φ₄、φ₅)，或通过切换直接增大/减小到新相位φ(t+1)。

通常，虽然已经参考时钟信号CLK的时段，但实际上相位φ₀...φ_n-1也可以具有不同的时钟时段T_PLL，例如，频率f_PLL＝1/T_PLL可以是时钟频率f_CLK的倍数，例如，通过在相位φ_n-1的反馈环路中使用分频器。因而，一般而言：

接通持续时间与T_ON＝k·T_PLL+l·T_PLL/n相对应；以及

关断持续时间与T_OFF＝p·T_PLL+q·T_PLL/n相对应。

图8示出了PWM信号生成器电路的第二实施例。

具体地，在所考虑的实施例中，PWM信号生成器电路再次包括定时器电路102、时钟切换电路100′和控制电路/相位累加器110′。

具体地，对于图6A和图6B，时钟切换电路100′不是仅使用多路复用器、而是使用一种电路来实现的，该电路响应于由定时器电路102所提供的触发信号EOC_TMR而根据由控制电路110′所提供的选择信号SEL1，直接生成用于定时器电路的时钟信号CLK_TMR。通常，如前所述，任何其他触发信号也可以被用于根据选择信号SEL1向时钟信号CLK_TMR指派新时钟相位。

例如，在图9A和图9B中示出了时钟切换电路100′的可能实施例。

在所考虑的实施例中，选择信号SEL1(指示下一时钟相位)被提供给一系列可选锁存器1000，可选锁存器1000被配置为响应于触发信号EOC_TMR而存储信号SEL1的值。基本上讲，这些锁存器1000确保仅当生成在信号EOC_TMR中的触发时，电路才对信号SEL1的值进行采样。

在所考虑的实施例中，每个时钟相位φ₀…φ_n-1被提供给相应传输门(门控时钟单元)1002₀...1002_n，其根据选择信号SEL1或可选锁存选择信号SEL1而被启用，从而生成相应(门控)信号φ_{0_gtd}…φ_{n-1_gtd}。例如，在各种实施例中，选择信号包括(n个)位SEL₀...SEL_n-1并且使用独热编码，其中给定位与给定时钟相位φ₀...φ_n-1单义相关联(即，位SEL₀...SEL_n-1中只有一个位被设置)，并且指示相应时钟相位φ₀...φ_n-1可以通过相应传输门1002₀...1002_n-1，而其他时钟相位φ₀...φ_n-1无法通过相应传输门1002₀...1002_n-1。一般而言，其他编码方案还可以用于选择信号(诸如二进制编码)，并且传输门可以经由被配置为根据选择信号SEL1生成用于传输门1002₀...1002_n-1的独热编码驱动信号的解码器电路来驱动。

如图9B所示，信号φ_{0_gtd}…φ_{n-1_gtd}然后被提供给组合逻辑电路1004，该组合逻辑电路1004被配置为在输出处通过组合信号φ_{0_gtd}...φ_{n-1_gtd}来生成用于定时器电路102的时钟信号CLK_TMR。例如，在各种实施例中，信号φ_{0_gtd}…φ_{n-1_gtd}经由逻辑OR运算来组合，例如，使用多个OR门OR1、OR2、OR3等的级联结构来实现。

图10A示出了时钟切换电路100′在依序具有值k、x和y的选择信号SEL1示例处的操作，从而(响应于触发信号EOC_TMR)依序激活时钟相位φ_{k_gtd}、φ_{x_gtd}和φ_{y_gtd}。

因此，在选择信号SEL1发生改变的情况下，时钟信号CLK_TMR响应于选择信号而从第一时钟相位切换到第二时钟相位。

具体地，如图10B所示，当第二时钟相位(φ_{x_gtd})变为高(上升边沿)、并且第一时钟相位(φ_{k_gtd})仍为高时，所产生的时钟信号CLK_TMR将会具有持续时间高于时钟相位φ₀...φ_n-1的时钟时段T_PLL的单个时钟脉冲，从而实质上损失了一时钟循环。

通常，当相应分数l或q小于n/2时，这种情况将会发生。

相反，如图10C所示，当第二时钟相位(φ_{y_gtd})变为高(上升边沿)、并且第一时钟相位(φ_{x_gtd})为低时，所产生的时钟信号CLK_TMR具有持续时间小于时钟相位φ₀...φ_n-1的时钟时段T_PLL的单个时钟脉冲。通常，当相应分数l或q大于n/2时，这种情况将会发生。

因此，为了正确确定相应时间间隔的持续时间，应当考虑丢失的时钟边沿(图10B)。具体地，在各种实施例中，如果丢失时钟循环(即，相应分数l或q小于n/2)，则PWM信号生成器电路被配置为将计时器电路102增加一个附加时钟循环，即，在单个时钟循环内，计时器102增加2，而非仅增加1。

图11A示出了定时器电路102的可能实施例。

具体地，在所考虑的实施例中，计数器104使用累加器实现，该累加器包括：

寄存器1040，其在输出处提供计数值CNT，其中寄存器1040被配置为响应于时钟信号CLK_TMR而存储在相应输入处的信号REG_IN；以及

数字加法器1042，其被配置为通过将增量值INC添加到计数值CNT来在寄存器1040的输入处生成信号REG_IN。

在所考虑的实施例中，可以例如经由多路复用器1044将增量值INC设置为“1”或“2”。具体地，选择经由通过控制电路110所提供的选择信号SEL3(或同样通过控制电路110′)驱动。

具体地，在所考虑的实施例中，控制电路110包括：

数字比较器1100，其被配置为确定当前接通时段或当前关断时段的分数值l或q是否大于n/2；以及

电路1102，其被配置为根据由比较器1100所生成的比较信号和指示新接通时段或新关断时段的开始的触发信号(诸如信号EOC_TMR)来生成选择信号SEL3；或在通常情况下根据由比较器1100所生成的比较信号和长度为一个CLK_TMR循环并且在接通时段或关断时段期间的任何适当时刻生成的通用触发信号来生成选择信号SEL3。

具体地，在所考虑的实施例中，多路复用器112已经提供了针对当前时段的分数值，其中选择信号SEL2指示当前时段是接通时段还是关断时段。因而，比较器1100可以在输入处接收由多路复用器112所提供的信号，并且因此生成指示分数值l或q是否大于n/2的比较信号。具体地，电路110和112被配置为：

当在比较器的输出处的信号指示分数l或q(基于当前时段)大于n/2或触发信号(例如，EOC_TMR)未被设置时，经由信号SEL3驱动多路复用器1044，以便选择值“1”，由此累加器1040/1042响应于时钟信号CLK_TMR而增加“1”；以及

当在比较器的输出处的信号指示分数l或q(基于当前时段)小于n/2并且触发信号(例如，EOC_TMR)已被设置时，经由信号SEL3驱动多路复用器1044，以便选择值“2”，由此累加器1040/1042响应于时钟信号CLK_TMR而增加“2”。

因而，基本上讲，定时器电路104被配置为当分数l或q(基于当前时段)小于n/2时，针对信号CLK_TMR的一个时钟循环(即，每个接通时段或关断时段的单个循环)，将计数值增加二(“2”)。

相反，图11B示出了可以通过直接调整由比较器106所使用的阈值来获得相似结果。

具体地，在所考虑的实施例中，增量值INC总是被设置为“1”，并且提供了附加数字减法器，其例如经由多路复用器1048被配置为：

从由多路复用器108所选择的当前阈值(k或p)减去值“1”；或

维持阈值，例如，通过从由多路复用器108所选择的当前阈值(k或p)减去值“0”。

一般而言，还可以组合实施例，即，在接通持续时间期间，可以通过“加二”机构(图11A)或阈值k的调整(图11B)来实现，并且可以在关断持续时间期间，通过“加二”机构或阈值p的调整来实现。

因而，在所考虑的实施例中，电路1100/1102通知计时器电路102由于图9B所示的时钟组合而已经错过了计数边沿或即将错过计数边沿。该错过边沿信息(即，信号SEL3)可以由控制电路/相位累加器机器110/110′计算，该控制电路/相位累加器机器110/110′控制精细延迟选择、并且生成相位选择改变SEL1(指示要用于对PWM信号进行微调的下一时钟相位)。实际上，如果新相位选择选择了具有在运行时钟的接通时间期间出现上升边沿的时钟，则组合CLK_TMR将具有较长接通时间，并且用于图9B的时钟组合电路装置的下一选定时钟相位的边沿将会被错过。如果相位选择改变小于可用相位的数目的一半，则会发生这种情况，即，当相应分数l或q小于n/2(例如，)时，发生这种情况。

使用该时钟改变属性，计时器可以递增“1”或“2”，或比较器106的阈值可以相对于如图11A或图11B所示生成的该内部标志来进行调整。

在各种实施例中，响应于新时钟相位(即，随后接通时段或关断时段的选定时钟相位φ_{0_gtd}...φ_{n-1_gtd})的下一上升边沿，对PWM信号进行切换。然而，在给定时隙/时段期间的任何适当时刻中生成SEL1信号的情况下，响应于触发信号EOC_TMR的上升边沿，还可以改变PWM信号。

例如，如图8所示，PWM信号生成器电路可以包括触发电路114，该触发电路114被配置为根据信号φ_{0_gtd}...φ_{n-1_gtd}和触发信号EOC_TMR生成PWM信号。

通常，响应于信号EOC_TMR(或EOC_TMRa和EOC_TMRb)和新时钟相位，任何合适电路可以用于切换PWM信号的水平。

例如，图12A示出了触发电路114的实施例。具体地，触发电路114包括上升边沿检测器电路。具体地，在所考虑的实施例中，触发电路包括针对信号φ_{0_gtd}...φ_{n-1_gtd}中的每个信号的相应上升边沿检测器1140₀..1140_n-1，其根据信号EOC_TMR而被启用。

具体地，如图12B、图12C和图12D所示，响应于当前时钟相位的上升边沿(例如，图12C中的φ_{k_gtd})，信号EOC_TMR将会在短暂延迟之后被设置。响应于在信号EOC_TMR中的触发，电路100′将切换到新时钟相位(例如，图12C中的φ_{x_gtd})。因此，旧时钟信号的附加上升边沿(例如，图12C中的φ_{k_gtd})不会出现。因此，响应于新时钟相位中的随后上升边沿(例如，图12C中的φ_{x_gtd})，相应边沿检测器1140将会设置其输出(例如，设置为高)，这也是因为信号EOC_TMR仍被设置。

因而，在所考虑的实施例中，为此，各种上升边沿检测器1140₀..1140_n-1的输出可以被连接到例如实现逻辑OR功能的组合逻辑电路(图12A示意性地示出了逻辑OR门OR4，其可能与OR门链中的最后一个OR门相对应，例如，包括级联的具有3个输入的6个OR门、具有2个输入的2个OR门、以及OR门OR4)，但是总的来说，由于相对于速度和时钟相位的数目的平衡过程不同，所以可以使用不同数目和拓扑的门来实现各种上升边沿检测器1140₀..1140_n-1的输出，这会在输出处生成触发信号TRIG，该触发信号TRIG指示PWM信号的逻辑水平必须改变。

因而，在所考虑的实施例中，信号TRIG可以用于驱动触发器FF1，以便使触发器FF1的输出反相，其中PWM信号根据在触发器FF1的输出处的信号生成(并且优选地，与该信号相对应)。

例如，在所考虑的实施例中，触发器FF1使用D型触发器实现，其经由反相器INV1在数据端子D处接收触发器FF1的反相输出信号，从而响应于触发信号TRIG，使触发器FF1的输出反相。

发明人已经观察到，上述时钟信号CLK_TMR还可以用于实现(高分辨率)精密计时器，即，定时器电路，其被配置为生成指示开始事件与停止事件之间经过的时间的信号。

具体地，如前所述，PWM信号通常用于控制电压或电流的平均值。例如，PWM信号通常用于无线电池充电器、开关模式电源(电子转换器)、电机控制和照明中。例如，当PWM信号用于驱动(例如，经由半桥或全桥)谐振电路时，该计时器可能是有用的，该谐振电路包括一个或多个电感和电容，例如，LC谐振回路。例如，典型应用可以是无线功率发射器或电子转换器。例如，在该应用中，测量在PWM信号的上升边沿和/或下降边沿与给定事件(响应于PWM信号的上升边沿或下降边沿而生成的)之间经过的时间可以是有用的。例如，计时器可以测量在PWM信号的上升边沿与流经谐振回路的给定部件的电流或在谐振回路的给定部件或节点处的电压(例如，流经LC谐振回路的部件中的一个部件的电流或该LC谐振回路的部件中的一个部件处的电压(诸如LC谐振回路的振铃节点处的电压))达到给定阈值时的时刻之间经过的时间。

发明人已经观察到，响应于给定异步事件，(多个)上述粗略计数器104或104a/104b以及相位信号φ_0...φ_n-1可以被用于以高分辨率捕获PWM信号生成器电路的时间信息。

具体地，在各种实施例中，计时器电路被配置为响应于这种异步事件，以高分辨率、最小延迟且没有亚稳性问题的情况下以相干方式(例如，相对于PWM信号的上升边沿或下降边沿和从PLL输出的n个相位)存储时间信息和/或相位信息。

具体地，在先前实施例中，(多个)计数器104或104a/104b由与单个选定时钟相位相对应的自适应时钟CLK_TMR控制，并且针对下一间隔T_ON或T_OFF可以使用不同的时钟相位，从而应用微调。因此，计时器应当例如根据时钟循环的数目和相位信息对时间进行采样。

图13示出了电路30的第一实施例，该电路30被配置为响应于异步事件(例如，信号AE中的上升(和/或下降)边沿)而确定计数值CV和相位值PV。

如前所述，这种异步事件信号AE可以经由比较器电路300生成，该比较器电路300被配置为比较模拟(电压或电流)信号与相应阈值TH。

具体地，在所考虑的实施例中，电路30从计数器104接收多个相位信号φ₀...φ_n-1和计数值CNT。

在所考虑的实施例中，经由同步链对异步事件信号AE进行采样，例如，使用级联连接的两个(或更多个)触发器FFa和FFb实现的同步链。具体地，在所考虑的实施例中，异步事件信号AE使用相位信号φ₀…φ_n-1中的每个相位信号进行采样/与之同步，即，电路30包括针对相位信号φ₀…φ_n-1中的每个相位信号的相应同步链FFa₀/FFb₀、FFa₁/FFb₁、……，其被配置为响应于相应相位信号φ₀...φ_n-1而对异步事件信号AE进行采样，从而生成异步事件信号AE的相应采样版本/同步版本AE₀、AE₁、……

在所考虑的实施例中，同步信号AE₀、AE₁、……中的一个同步信号(例如，信号AE₀)被提供给寄存器301，以便存储计数器104的计数值CNT(或同样，计数器104a的计数值CNTa或计数器104b的计数值CNTb)，从而在输出处提供计数值CV。

而且，各种同步版本AE₀、AE₁、……被提供给电路302，优选地，组合逻辑电路，该电路302被配置为根据同步信号AE₀、AE₁、…的(瞬时)逻辑值生成相位值PV。

然而，发明人已经观察到，例如，由于亚稳性和不同路径定时，所以分别存储计数器值CNT和相位状态(如信号AE₀、AE₁、……所指示示的)可能导致错误的计数器和相位配对。例如，即使在使用同步链时，也必须组合信号AE₀、AE₁、……，并且操作也应与计数器104的时钟信号CLK_TMR同步。

图14和图19示出了被配置为响应于异步事件信号AE而确定计数值CV和/或相位值PV的电路的第二实施例。

具体地，图14示出了被配置为确定计数值CV的电路30a的实施例。

具体地，在所考虑的实施例中，电路30a包括两个同步级304和306。例如，同步级304和306中的每个同步级可以使用一个或多个触发器来实现。

具体地，在所考虑的实施例中，同步级/触发器306被配置为在时钟信号CLK_TMR的每个上升边沿处对异步事件信号AE进行采样，例如，时钟信号CLK_TMR被连接到同步级/触发器306的时钟输入，从而生成第一同步事件信号AE_rs，并且同步级/触发器304被配置为在时钟信号CLK_TMR的每个下降边沿处对异步事件信号AE进行采样，该异步事件信号AE由反相器INV示意性地示出，该反相器INV将时钟信号CLK_TMR的反相版本提供给同步级/触发器304的时钟输入，从而生成第二同步事件信号AE_f1。

例如，图16示出了两个同步电路304和306的VHDL代码的实施例。

具体地，过程“p_async_fllng”对电路304的行为进行建模，而过程“p_async_rsng”对电路304的行为进行建模。

通常，过程“p_async_fllng”被配置为响应于时钟信号CLK_TMR的下降边沿(由条件CLK_TMR′event和CLK_TMR＝’0’指示)而将信号CMP_ASYNCH_evnt的值(对应于异步事件信号AE)指派给信号ASYNCH_evnt_ret_fl(表示电路304的输出处的信号AE_fl)。同样，过程“p_async_rsng”被配置为响应于时钟信号CLK_TMR的上升边沿(由条件CLK_TMR′event和CLK_TMR＝’1’指示)而将信号CMP_ASYNCH_evnt的值(对应于异步事件信号AE)指派给信号ASYNCH_evnt_ret_rs(表示电路306的输出处的信号AE_rs)。

在各种实施例中，电路304和306也可以支持重置操作。例如，在图16中，过程“p_async_fllng”被配置为当设置了信号s_rst_dump(表示重置信号)时，重置信号ASYNCH_evnt_ret_fl。同样，过程“p_async_rsng”可以被配置为当设置了信号s_rst_dump时，重置信号ASYNCH_evnt_ret_rs。

在图14所示的实施例中，在同步级/触发器304和306的输出处的信号被提供给采样电路308，该采样电路308被配置为响应于时钟信号CLK_TMR，并且将信号AE_rs/ASYNCH_evnt_ret_rs和AE_fl/ASYNCH_evnt_ret_fl的逻辑值考虑在内，而存储计数器104的计数值CNT(或同样CNTa/CNTb)。

在所考虑的实施例中，当发信号通知异步事件AE时，由电路304/306设置信号AE_rs/ASYNCH_evnt_ret_rs和AE_fl/ASYNCH_evnt_ret_fl中的至少一个信号。

具体地，如图15所示，当计数器值CNT在时钟信号CLK_TMR的每个上升边沿增加时，存在给定延迟，直到计数器值CNT发生改变为止。

因此，当在时钟信号CLK_TMR为高的同时(例如，图14中的时刻t2)发生异步事件AE时，信号AE_fl/ASYNCH_evnt_ret_fl将使用时钟信号CLK_TMR的下一下降边沿来被设置为高。因此，当在时钟信号CLK_TMR的下一上升边沿处对计数值CNT进行采样时，信号AE_rs/ASYNCH_evnt_ret_rs仍被设置为低(由于固有传播延迟)。

相反，当在时钟信号CLK_TMR为低的同时(例如，图14中的时刻t1)发生异步重置AE时，该事件相对于对计数值进行采样时的时刻t3而在计数值CNT-1处发生。然而，在这种情况下，信号AE_rs/ASYNCH_evnt_ret_rs将在时钟信号CLK_TMR的下一上升边沿处被设置为高，而信号AE_fl/ASYNCH_evnt_ret_fl将在时钟信号CLK_TMR的下一下降边沿处被设置为高。因此，当在时钟信号CLK_TMR的下一上升边沿对计数值CNT进行采样时，电路30a应当的确对值CNT-1进行采样。

因此，在各种实施例中，电路30a被配置为：

当信号AE_rs/ASYNCH_evnt_ret_rs为低并且信号AE_fl/ASYNCH_evnt_ret_fl为高时，响应于时钟信号CLK_TMR的上升边沿而对计数值CNT进行采样；以及

当信号AE_rs/ASYNCH_evnt_ret_rs为高并且信号AE_fl/ASYNCH_evnt_ret_fl为高时，响应于时钟信号CLK_TMR的上升边沿而对计数值CNT-1进行采样。

例如，图17示出了电路308的VHDL代码的实施例，其中过程“p_counter_dump”对相应行为进行建模。

例如，在所考虑的实施例中，响应于时钟信号CLK_TMR的上升边沿(由条件CLK_TMR′event和CLK_TMR＝’1’指示)，电路310验证信号ASYNCH_evnt_ret_rs(AE_rs)和ASYNCH_evnt_ret_fl(AE_fl)的逻辑值。在信号ASYNCH_evnt_ret_rs(AE_rs)和ASYNCH_evnt_ret_fl(AE_fl)为高的情况下，电路将值TMR_CRS–1(表示值CNT–1)存储到信号s_tmrcnt_dmp(表示计数值CV)。相反，如果信号ASYNCH_evnt_ret_rs(AE_rs)为低而ASYNCH_evnt_ret_fl(AE_fl)为高，电路将值TMR_CRS(CNT)存储到信号s_tmrcnt_dmp(表示计数值CV)。

在各种实施例中，电路308还可以支持样本使能信号。例如，在图16中，过程“p_counter_dump”被配置为仅当样本使能信号s_end_dump具有给定逻辑电平(例如，如条件s_end_dump＝’0’所示，为低)时，才存储值TMR_CRS–1或TMR_CRS。而且，一旦存储了值TMR_CRS-1或TMR_CRS，该信号的逻辑值就被反相(例如，如操作s_end_dump<＝’1’)所示，为高)。

在各种实施例中，电路308可以被配置为当设置了信号s_rst_dump(再次表示重置信号)时，重置信号s_tmrcnt_dmp和s_end_dump。

因此，在各种实施例中，电路30a被配置为接收时钟信号CLK_TMR，诸如关于图5至图12的PWM生成器电路所描述的时钟信号CLK_TMR，其中该时钟信号用于增加计数器104。第一同步电路304用于响应于时钟信号CLK_TMR的下降边沿而对异步事件信号AE进行同步/重新计时，从而生成第一信号AE_f1。第二同步电路306用于响应于时钟信号CLK_TMR的上升边沿而对异步事件信号AE进行同步/重新计时，从而生成第一信号AE_rs。

采样电路308例如经由组合逻辑电路对信号AE_fl和AE_rs进行阐述，以确定：

是否发生了异步事件AE；以及

基于信号AE_fl和AE_rs，异步事件AE是在时钟信号CLK_TMR为高还是为低时发生。

在信号AE_fl和AE_rs两者均为高的情况下，计数器值CNT被存储为信号CV，并且如果仅信号AE_fl为高，则计数器值CNT减一(CNT-1)被存储为信号CV。

如前所述，图19示出了被配置为执行相位检测/采样的电路30b。

在所考虑的实施例中，电路30b包括第一水平的n个触发器FFa₀..FFa_n-1，其中触发器FFa₀..FFa_n-1中的每个触发器被配置为响应于异步事件信号AE(即，异步事件信号AE应用于触发器FFa_i的时钟输入)，对时钟相位φ₀...φ_n-1(即，其中0≤i≤(n-1)的相位φ_i被应用于触发器FFa_i的数据输入)进行采样。

在所考虑的实施例中，电路30b包括第二水平的n个触发器FFb₀..FFb_n-1，其被配置为响应于相应相位φ₀...φ_n-1的下降边沿，存储在触发器FFa₀..FFa_n-1中的相应触发器的输出处的信号，即，给定触发器FFa_i的输出被应用于/耦合到相应触发器FFb_i的数据输入，以及相应时钟相位φ_i的反相版本(经由反相器INV₀..INV_n-1所示意性示出的)被应用于触发器FFb_i的时钟输入，从而在触发器FFb₀..FFb_n-1的输出处生成相应信号CMP_PH(0)…CMP_PH(n-1)。

具体地，在各种实施例中，触发器FFb₀..FFb_n-1被配置为当在相应触发器FFa₀..FFa_n-1的输出处的信号为高时，仅存储在相应触发器FFa_0..FFa_n-1的输出处的信号。因而，一旦在触发器FFa_i的输出处的信号被设置为高，则响应于相应相位φ_i的下一下降边沿，在相应触发器FFb_i处的输出就被设置为高，并且当在触发器FFa_i的输出处的信号被设置为低时，触发器FFb_i也保持为高。例如，为此，针对每个触发器FFb₀..FFb_n-1，在图19中示意性地示出了相应逻辑OR门OR₀..OR_n-1，其中每个逻辑OR门OR_i在输入处接收在相应触发器FFa_i的输出处的信号和在相应触发器FFb_i的输出处的信号，并且逻辑OR门OR_i的输出被连接到相应触发器FFb_i的输入。

在所考虑的实施例中，电路30b还包括第三水平的n个触发器FFc₀..FFc_n-1，其被配置为响应于相应相位φ₀...φ_n-1的上升边沿，存储在触发器FFb₀..FFb_n-1的输出处的两个相邻信号CMP_PH(0)...CMP_PH(n-1)之间的比较的结果。具体地，给定触发器FFc_i在时钟输入处接收相应相位φ_i，并且在数据输入处接收比较信号，并且在输出处提供相应信号CMP_PH_FIN(i)。

具体地，在所考虑的实施例中，每个比较信号指示相应信号CMP_PH(i)是否为低(0≤i≤n-1)，即，反相版本INV(CMP_PH(i))为高，并且相应信号CMP_PH(i-1)为高。具体地，根据信号CMP_PH(0)和CMP_PH(n-1)生成第一比较信号。例如，可以经由逻辑AND门AND₀..AND_n-1生成比较信号，每个逻辑AND门AND_i在输入处接收信号CMP_PH(i-1)(或当i＝0时，为CMP_PH(n-1))以及信号CMP_PH(i)的反相版本。

因此，本质上前两个级FFa和FFb生成同步触发信号CMP_PH(0)…CMP_PH(n)，其中

每个触发器FFA_i响应于在异步事件信号AE中的上升边沿，对相应时钟相位φ_i进行采样；以及

当响应于相应时钟相位φ_i的下降边沿，第一级的相应触发器FFA_i的输出处的信号为高时，每个触发器FFb_i将其输出设置为高。

相反，第三级FFc确定相位值PV。具体地，如图18所示，当生成异步事件AE时，只有一个单个相邻时钟相位集合，其中先前φ_i-1为高，而随后φ_i为低。例如，考虑时刻t₁，时钟相位φ₁为高，时钟相位φ₂为低。因此，第三级针对每个索引i验证信号CMP_PH(i-1)和CMP_PH(i)对/集合，其中信号CMP_PH(i-1)为高而信号CMP_PH(i)为低，其中值i表示相位值PV。具体地，在所考虑的实施例中，第三相位生成信号CMP_PH_FIN(0)…CMP_PH_FIN(n-1)，其中仅信号CMP_PH_FIN(0)…CMP_PH_FIN(n-1)中的一个信号被设置为高。因此，本质上信号CMP_PH_FIN(0)…CMP_PH_FIN(n-1)表示索引i/相位值PV的独热编码。

通常，只要异步事件信号AE和时钟相位φ₀...φ_n-1不同步，前两个级都可能引入亚稳性。然而，第三级的比较机构对于解决这种潜在的亚稳性问题也很有用。实际上，通过构造，仅一个单个信道上CMP_PH(i)可以具有亚稳性。假设结构完美平衡，则该亚稳值有望在半个相位时钟时段内被求解，从而在一个AND门对的输入处达到相同逻辑值，其中该相同逻辑值被有效使用，从而允许最后一个触发器FFc水平存储正确值。

在所考虑的实施例中，寄存器FFb和FFc被用作双边沿同步器；一般而言，同步链FFb_i和FFc_i中的每个同步链也可以使用级联连接的更多触发器来实现。

在各种实施例中，寄存器FFa、FFb和FFc被配置为响应于诸如先前所提及的信号s_rst_dump的重置信号RST而被重置。通常，这种重置信号RST/s_rst_dump可以由任何合适电路312生成，并且本质上激活下一异步事件AE的检测。例如，在所考虑的实施例中，寄存器响应于信号RST的下降边沿而重置。

如前所述，在各种实施例中，计数器电路104(或同样，104a和104b)可以使用前面所述的自适应时钟信号CLK_TMR，其中该时钟信号CLK_TMR(在诸如接通持续时间T_ON和/或关断持续时间T_OFF之类的给定时间段期间)与时钟相位φ₀...φ_n-1中的一个时钟相位相对应。

因此，如图20所示，电路30可以包括电路314，其被配置为根据由计数器104所使用的时钟相位φ₀...φ_n-1来计算相位差值PV′，例如，由选择信号SEL1和由级FFc所检测的相位值PV所指示。

当然，在不损害本公开的原理的情况下，构造和实施例的细节可以相对于仅通过示例在本文中描述和图示的内容而发生大范围变化，而不因此脱离本公开的范围，如由随后权利要求所定义。

上述各种实施例可以组合以提供其他实施例。可以根据上述具体实施方式对实施例进行这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中所公开的特定实施例，而是应当解释为包括所有可能实施例以及这些权利要求所享有权利的全部范围的等同物。因而，权利要求不受公开内容的限制。