阅读说明：本技术 锁频环电路、低压降稳压器电路及相关方法 (Frequency locked loop circuit, low dropout regulator circuit and related method ) 是由 B·张 A·L·舒克 P·潘蒂 于 2020-10-12 设计创作，主要内容包括：公开了一种锁频环(FLL)电路、低压降稳压器电路以及相关方法。示例门驱动器集成电路(100)包括：第一管芯(102),该第一管芯(102)包括FLL电路(110A)以生成具有第一相位和第一频率的第一时钟信号(230A)、具有第一频率和不同于第一相位的第二相位的第二时钟信号(230B),并控制多个开关网络(302、304、306、308)以将第一频率增加到第二频率,并基于第二频率生成反馈电压(232)；以及耦合至第一管芯的第二管芯(104),第二管芯包括低压降(LDO)电路(148)和驱动器(136),驱动器被配置为基于第一频率控制晶体管(105),第二管芯被配置为耦合至晶体管,LDO电路用于基于LDO电路的输出电流满足电流阈值而生成通行门电压。(A Frequency Locked Loop (FLL) circuit, a low dropout regulator circuit, and related methods are disclosed. An example gate driver integrated circuit (100) includes: a first die (102), the first die (102) including an FLL circuit (110A) to generate a first clock signal (230A) having a first phase and a first frequency, a second clock signal (230B) having the first frequency and a second phase different from the first phase, and to control a plurality of switching networks (302, 304, 306, 308) to increase the first frequency to the second frequency and to generate a feedback voltage (232) based on the second frequency; and a second die (104) coupled to the first die, the second die including a Low Drop Out (LDO) circuit (148) and a driver (136), the driver configured to control the transistor (105) based on the first frequency, the second die configured to be coupled to the transistor, the LDO circuit to generate a pass gate voltage based on an output current of the LDO circuit satisfying a current threshold.)

具体实施方式

附图未按比例绘制。通常，在整个附图和随附的书面描述中将使用相同的附图标记来指代相同或相似的部分。如本文所使用的，连接引用(例如，附接、耦合、连接和结合)将根据说明书以及(当相关时)周围权利要求语言来解释。本申请中的连接引用的解释应与权利要求语言和说明书的上下文一致，该说明书描述了各种元件被连接或耦合的目的。这样，连接引用不必推断两个元件彼此直接连接或直接耦合并且成固定关系。

在整个说明书中使用术语“耦合”。该术语可以涵盖实现与本公开的描述一致的功能关系的连接、通信或信号路径。例如，如果器件A生成信号以控制器件B执行操作，则在第一示例装置中，A通过直接连接耦合至器件B，或者在第二示例装置中，如果中间部件C不更改器件A与器件B之间的函数关系，则A通过中间部件C耦合至器件B，使得器件B由器件A经由器件A生成的控制信号来控制。

与本公开一致，术语“被配置为”旨在描述一种或多种有形非暂时性部件的结构和功能特性。例如，“被配置为”执行功能的器件可以被理解为意味着该器件具有被设计或专用于执行特定功能的特定配置。在该理解中，如果器件包括可以被启用、激活或供电以执行特定功能的有形非暂时性部件，则这样的器件“被配置为”执行该特定功能。虽然术语“被配置为”可以包含可配置的概念，但是该术语不应限于这种狭隘的定义。因此，当用于描述器件时，术语“被配置为”不要求所描述的器件在任何给定的时间点是可配置的。

此外，术语“示例”在本文中用于意味着用作实例、说明等，并且不一定是有利的。而且，尽管已经关于一个或多个实施方式示出并描述了本公开，但是在阅读和理解本说明书和附图后，等效的变更和修改将是显而易见的。所有这些修改和变更均由本公开完全支持，并且仅由所附权利要求的范围限制。具体地，关于由上述部件(例如，元件、资源等)执行的各种功能，除非另有说明，否则用于描述这些部件的术语旨在与执行所述部件的指定功能的任何部件相对应(例如，在功能上等同)，即使其在结构上不等同于所公开的结构。另外，尽管可能仅关于若干实施方式中的一个实施方式公开了本公开的特定特征，但是这样的特征可以与其他实施方式的一个或多个其他特征组合，因为这对于任何给定或特定应用可能是期望和有利的。

虽然本说明书包含许多细节，但这些细节不应被解释为对可以要求保护的范围的限制，而是作为可能特定于特定实施例的特征的描述。本说明书在分开的实施例的上下文中描述的某些特征也可以在单个实施例中组合实现。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中分开实现地或以任何合适的子组合来实现。此外，尽管特征可以在上面描述为以某些组合起作用并且甚至最初如此要求保护，但是在一些情况下可以从组合中删去所要求保护的组合的一个或多个特征，并且所要求保护的组合可以针对子组合或子组合的变化。

类似地，虽然在附图中以示例特定顺序描绘了操作，但是这不应该被理解为要求以所示的示例特定顺序或按顺序执行这些操作，或者执行所有示出的操作以实现期望的结果，除非在一个或多个权利要求中记载了该顺序。在某些情况下，多任务处理和并行处理可以是有利的。此外，上述实施例中的各种系统部件的分离不应被理解为在所有实施例中都需要这种分离。

当标识可以被分别引用的多个元件或部件时，在本文中使用描述符“第一”、“第二”、“第三”等。除非基于使用上下文另外指定或理解，否则此类描述符无意于赋予优先级、物理顺序或列表中的布置或时间顺序的任何含义，而仅用作分别引用多个元件或部件的标签，以便易于理解所公开的示例。在一些示例中，描述符“第一”可以用于指代具体实施方式中的元件，而在权利要求中可以使用诸如“第二”或“第三”的不同描述符来指代相同的元件。应该理解，在这种情况下，仅仅为了易于引用多个元件或部件而使用这样的描述符。

利用锁频环(FLL)(例如，频率锁定环)的电路可以生成被锁定和/或以其他方式映射到输入或参考信号的频率的信号。例如，FLL可以基于输出信号的第一频率与输入或参考信号的第二频率的比较来生成信号。

由于FLL通常与负反馈环路相关联，因此FLL可以需要参考发生器、运算放大器(op-amp)、压控振荡器(VCO)和频率-电压(F2V)转换器。通常，包括F2V转换器的电路可以包括相对大(例如，物理尺寸大)的无源滤波部件(诸如电容器)以最小化F2V转换器的相对大的输出纹波。例如，纹波(诸如纹波电压)可以为已经从交流(AC)源得出的直流(DC)电压的残余周期性变化。在这样的示例中，可以响应于整流之后对交变波形的不完全抑制而生成纹波。然而，无源滤波部件的相对大的尺寸可能相应地导致相对大的硅面积的使用。在某些情况下，无源滤波部件可能导致相对慢的环路响应，或者可能需要低频零。在某些情况下，无源滤波部件可能导致未滤波的谐波引起与FLL输出相关联的频率波动。

本文讨论的示例包括具有低和/或以其他方式最小化的纹波的FLL电路。在一些讨论的示例中，FLL电路使开关电容器电路的数量至少增加一倍，以使典型FLL电路的有效开关频率至少增加一倍。在一些讨论的示例中，FLL电路包括开关电容器陷波滤波器，以减少和/或以其他方式消除纹波的所有谐波。因此，在由开关电容器陷波滤波器滤波之后，FLL电路可以仅使DC分量保留，以馈送和/或以其他方式驱动包括在FLL电路中的运算放大器。有利地，与典型的FLL电路相比，本文讨论的FLL电路减小了通常用于FLL电路中的滤波部件的数量和/或一个或多个滤波部件的尺寸，这继而减小了本文讨论的FLL电路的面积(例如，硅面积、半导体面积等)。

线性稳压器为一种电路，其接收可变的输入电压作为输入，并提供连续控制的、稳定的、低噪声的DC输出电压作为输出。通常，线性稳压器要求输入和输出之间的压降相对大才能发挥期望的功能。这种相对大的电压降可能需要相对高的电压输入电源，并且因此可能导致低功率效率。低压降(LDO)稳压器(例如，LDO线性稳压器、LDO线性调压器等)为一种线性稳压器(例如，线性稳压器电路)，其可以在输出电压相对接近输入电压的情况下操作，因此可以用来改善功率效率。

典型的LDO包括外部电容器。此类LDO具有主调节环路以实现电压限制(例如，电压限制电路、电压限制控制环路等)，以及电流调节环路以实现电流限制(例如，电流限制电路、电流限制控制环路等)。LDO可以包括电流调节环路，以节省电力、改善集成电路(IC)和/或系统可靠性并改善相关应用的安全性。

LDO中的电流限制可以控制LDO的通行门(pass-gate)，并且在某些情况下可以反作用于主调节环路。因此，LDO的两个控制环路(例如，主调节环路和电流调节环路)可以显着地相互作用并且导致一个环路克服另一个环路。这样的相互作用可能导致不精确的和/或振荡的行为，这可能导致整体控制的不稳定。在某些LDO中，使用基于比较器的电流限制来减轻两个控制环路的相互作用引起的控制不稳定性。然而，基于比较器的电流限制不能提供从一个环路到另一环路的平稳切换或过渡操作。结果，基于比较器的电流限制可能在环路之间的这种过渡期间导致相对大的电压尖峰。在某些基于比较器的电流限制中，取决于比较器延迟，与基于比较器的电流限制相关联的环路在启动时可能无法调节，并可能导致不期望的启动电路行为。

本文讨论的示例包括LDO(例如，低压LDO)，其限制电流以实现行为良好的电流限制控制环路以及从主调节控制环路的平稳切换。在一些讨论的示例中，LDO采用频率补偿(例如，米勒(Miller)补偿调节)来实现行为良好的电流限制控制环路和/或平稳切换。在一些讨论的示例中，LDO利用基于比率的电流感测环路，其迫使一个或多个场效应晶体管(FET)的漏极-源极电压(VDS)基本相似和/或相同。在一些讨论的示例中，LDO改变电流限制的比例以生成电流限制参考以实现不同的电流限制设置。在一些讨论的示例中，LDO包括电流限制放大器的第一级，它驱动电流限制放大器的第二级，同时补偿电容器位于第一级的输出端和电流限制放大器的缓冲输出端之间，该缓冲输出端可以被配置为电流限制放大器的通行门的输入端。

图1为包括第一示例管芯102和第二示例管芯104的示例隔离门驱动器集成器件100的示意图。在图1的示例中，隔离门驱动器集成电路器件100为包括一个或多个集成电路的门驱动器集成电路(例如，隔离门驱动器集成电路)。图1的隔离门驱动器集成器件100耦合至示例FET 105。例如，FET 105可以为碳化硅(SiC)FET、硅(Si)FET、金属氧化物半导体FET(MOSFET)(例如，SiC MOSFET、Si MOSFET等)。可替代地，FET 105可以为任何其他类型的晶体管，诸如绝缘栅双极型晶体管(IGBT)。

FET 105可以为耦合至一个或多个负载的通行门晶体管。在一些示例中，(一个或多个)负载可以为(一个或多个)汽车电气部件和/或(一个或多个系统)。例如，隔离门驱动器集成器件100可以被包括在高电压和/或高电流的隔离门驱动器环境和/或应用中，诸如电动车辆(EV)、混合动力车辆(HEV)等中的牵引逆变器，以在高温下有效地输送电力。在这样的示例中，FET 105可以将电力输送至(一个或多个)负载，该负载可以为一个或多个电池(例如，锂离子电池)、电子控制单元(ECU)、马达(例如，电动马达)、牵引逆变器等。在其他示例中，FET 105可以将电力输送至(一个或多个负载)，该负载可以为计算装置(例如，游戏机、服务器、工作站等)的一个或多个处理器。可替代地，FET 105可以将电力输送至任何其他类型的电负载。

在图1的所示示例中，第一管芯102包括示例偏置发生器电路(BIAS GEN)106、示例测试模式电路(TEST MODE)108、示例锁频环(FLL)电路(FLL OSC)110A的第一实例、示例时钟分频器电路(CLK DIV)112、第一示例数字核心电路(DIGITAL CORE)114、示例传输输入电路(TX INPUT)116、示例调制器电路(MOD)118、第一示例隔离电容器电路(ISOCAP)120、示例传输端子122和示例输入端子124。例如，偏置发生器电路106、测试模式电路108、第一FLL电路110A、时钟分频器电路112、第一数字核心电路114、传输输入电路116、调制器电路118和/或第一隔离电容器电路120中的一个或多个可以使用一个或多个集成电路来实现。在图1中，输入端子124耦合至和/或以其他方式配置为耦合至示例输入(例如，输入信号)126。

在图1的所示示例中，第一管芯102包括偏置发生器电路106，以生成一个或多个偏置电流、电压等，以供第一管芯102的(一个或多个)不同部件使用。在图1中，第一管芯102包括测试模式电路108，以在制造、测试或任何其他受控环境或一组操作条件下操作第一管芯102的一个或多个部件。在图1中，第一FLL电路110A的输出端耦合至时钟分频器电路112的输入端。在图1中，时钟分频器电路112的输出端耦合至第一数字核心电路114的输入端。

在图1的所示示例中，第一管芯102包括第一FLL电路110A，以生成被锁定为参考信号的信号。例如，第一FLL电路110A可以生成锁定信号并将锁定信号传输到时钟分频器电路112。在图1中，第一管芯102包括时钟分频器电路112，以接收具有第一频率的输入信号并生成具有第二频率的输出信号，其中第二频率基于第一频率与整数的比率。例如，时钟分频器电路112可以从第一FLL电路110A接收具有第一频率(FIN)的锁定信号，生成具有第二频率(FOUT)的输出信号，其中FOUT基于FIN和整数(N)(例如，FOUT＝FIN/N)。

在图1的所示示例中，第一管芯102包括第一数字核心电路114，以提供和/或以其他方式实现对第一管芯102中描绘的各种块或部件的启动和关闭序列的处理。第一数字核心电路114可以被配置为充当和/或以其他方式执行为第一管芯102中描绘的块、部件、逻辑电路等中的一个或多个之间的通信集线器。在图1中，第一管芯102包括传输输入电路116，以在输入端子124处从输入端126接收(一个或多个)信号，处理接收到的(一个或多个)信号，并将处理后的(一个或多个)信号传输到调制器电路118。例如，传输输入电路116可以对来自输入端126的(一个或多个)信号执行去毛刺功能或处理。

在图1的所示示例中，第一管芯102包括调制器电路118，以从传输输入电路116接收(一个或多个)信号，并对接收到的(一个或多个)信号进行调制以生成调制后的(一个或多个)信号。调制器电路118可以将调制后的(一个或多个)信号输送至第一隔离电容器电路120。在图1中，第一管芯102包括第一隔离电容器电路120，以在第一管芯102和第二管芯104之间提供隔离，以允许在隔离门驱动器集成电路100的相应侧上使用不同的电压。例如，第一隔离电容器电路120可以包括一个或多个电容器(例如，二氧化硅(SiO2)电容器)和/或任何其他类型的电部件以将隔离门驱动器集成电路100的输入侧(例如，第一管芯102)与输出侧(例如，第二管芯104)隔离。在图1中，第一管芯102包括传输端子122，以将(一个或多个)信号从调制器电路118传输到第二管芯104的示例接收端子128。

在图1的所示示例中，第二管芯104包括第二示例FLL电路(FLL OSC)110B，其为第一管芯102的第一FLL电路110A的第二实例。第二管芯104包括接收端子128、第二示例隔离电容器电路130、示例解调器电路(DEMOD)132、示例接收器去毛刺电路(RX_DEG)134、示例驱动器电路136、第二示例数字核心电路138、(一个或多个)示例辅助电路(AUX)140、示例输入电压端子142、示例输出电压端子144和包括示例LDO(例如，低压降电路、LDO电路、LDO集成电路、LDO逻辑电路等)148的(一个或多个)示例电压处理电路146。例如，第二FLL电路110B、第二隔离电容器电路130、解调器电路132、接收器去毛刺电路134、驱动器电路136、第二数字核心电路138、(一个或多个)辅助电路140、(一个或多个)电压处理电路146和/或LDO 148中的一个或多个可以由一个或多个集成电路实现。

在图1的所示示例中，输入电压端子142耦合至和/或以其他方式配置为耦合至示例电压源(PVDD)150。在图1中，输入电压端子142耦合至驱动器电路136的输入端和电压处理电路146的输入端。在第二管芯104中，第二FLL电路110B的输出端耦合至第二数字核心电路138的输入端。

在图1的所示示例中，第二管芯104包括第二隔离电容器电路130，以在接收端子128处从第一管芯102接收(一个或多个)信号，并将接收到的(一个或多个)信号传输到解调器电路132。在图1中，第二管芯104包括解调器电路132，以从第二隔离电容器电路130接收(一个或多个)信号，对接收到的(一个或多个)信号进行解调，并将解调后的(一个或多个)信号传输至接收器去毛刺电路134。在图1中，第二管芯104包括接收器去毛刺电路134，以从来自解调器132的信号中消除毛刺。在图1中，接收器去毛刺电路134将解调后的(一个或多个)信号(例如，去毛刺的，解调后的(一个或多个)信号)传输到驱动器电路136。

在图1的所示示例中，第二管芯104包括驱动器电路136以控制IGBT 105。例如，驱动器电路136可以实现一个或多个晶体管的开关操作。在图1中，第二管芯104包括第二FLL电路110B，以生成到第二数字核心电路138的锁频环信号。在图1中，第二数字核心电路138可以与第一数字核心电路114相同。可替代地，第一数字核心电路114可以与第二数字核心电路138不同。在图1中，(一个或多个)辅助电路140可以包括可以执行任务(例如，逻辑功能，硬件-逻辑功能等)的(一个或多个)电路，诸如电源监测、时钟监测、参考电压监测、去饱和保护、内置自检(BIST)监测等，和/或其组合。

在图1的所示示例中，第二管芯104包括(一个或多个)电压处理电路146，以调整、修改和/或以其他方式处理来自电压源150的电压。例如，(一个或多个)电压处理电路146可以包括一个或多个偏置电流发生器电路(IBIAS)、欠压锁定(UVLO)电路和/或过压应力测试(OVST)电路。

在图1的所示示例中，(一个或多个)电压处理电路146和/或更一般地第二管芯104包括LDO 148，以将电力输送至第二管芯104的一个或多个部件。在一些示例中，LDO 148通过执行一个或多个调节控制环路(诸如，电压调节控制环路、电流调节控制环路等)和/或其组合来输送稳定且可预测的电力。

在图1的所示示例中，第一FLL电路110A在第一管芯102上实现，并且第二FLL电路110B在第二管芯104上实现。可替代地，第一FLL电路110A和/或第二FLL电路110B可以在多个管芯上和/或在多个集成电路中实现。

在图1的所示示例中，LDO 148在(一个或多个)电压处理电路146和/或更一般地在第二管芯104中实现。可替代地，LDO 148可以与(一个或多个)电压处理电路146分开地实现。可替代地，LDO 148可以在第一管芯102上实现。可替代地，LDO 148可以在第一管芯102和第二管芯104两者上实现。可替代地，LDO 148可以在多个管芯和/或多个集成电路上实现。

尽管在图1中示出了实现隔离门驱动器集成器件100的示例方式，但是可以组合、划分、重新布置、省略、消除和/或以任何其他方式实施图1中所示的元件、过程和/或器件中的一个或多个。此外，示例偏置发生器电路106、示例测试模式电路108、第一示例FLL电路110A、第二示例FLL电路110B、示例时钟分频器电路112、第一示例数字核心电路114、示例传输输入电路116、示例调制器电路118、第一示例隔离电容器电路120、第二示例隔离电容器电路130、示例解调器电路132、示例接收器去毛刺电路134、示例驱动器电路136、第二示例数字核心电路138、(一个或多个)示例辅助电路140、(一个或多个)示例电压处理电路146、LDO 148和/或更一般地，图1的隔离门驱动器集成器件100可以由硬件、软件、固件和/或硬件、软件和/或固件的任何组合来实现。因此，例如，示例偏置发生器电路106、示例测试模式电路108、第一示例FLL电路110A、第二示例FLL电路110B、示例时钟分频器电路112、第一示例数字核心电路114、示例传输输入电路116、示例调制器电路118、第一示例隔离电容器电路120、第二示例隔离电容器电路130、示例解调器电路132、示例接收器去毛刺电路134、示例驱动器电路136、第二示例数字核心电路138、(一个或多个)示例辅助电路140、(一个或多个)示例电压处理电路146、LDO 148中的任一个，和/或更一般地，图1的隔离门驱动器集成器件100可以通过一个或多个模拟或数字电路、逻辑电路、(一个或多个)可编程处理器、(一个或多个)可编程控制器、(一个或多个)图形处理单元(GPU)、(一个或多个)数字信号处理器(DSP)、(一个或多个)专用集成电路(ASIC)、(一个或多个)可编程逻辑器件(PLD)和/或(一个或多个)现场可编程逻辑器件(FPLD)来实现。当阅读本专利的任何设备或系统权利要求以涵盖纯软件和/或固件实施方式时，示例偏置发生器电路106、示例测试模式电路108、第一示例FLL电路110A、第二示例FLL电路110B、示例时钟分频器电路112、第一示例数字核心电路114、示例传输输入电路116、示例调制器电路118、第一示例隔离电容器电路120、第二示例隔离电容器电路130、示例解调器电路132、示例接收器去毛刺电路134、示例驱动器电路136、第二示例数字核心电路138、(一个或多个)示例辅助电路140、(一个或多个)示例电压处理电路146和/或LDO 148中的任一个在此明确定义为包括非易失性计算机或硬件可读存储器件或存储盘，诸如非易失性存储器(例如，ROM、EEPROM、闪存等)、易失性存储器(例如，SDRAM、DRAM等，和/或任何其他类型的RAM器件)等，包括软件和/或固件。更进一步，图1的示例隔离门驱动器集成器件100可以包括附加于或替代图1中所示的那些的一个或多个元件、过程和/或器件，和/或可以包括一个以上的任何或所有所示的元件、过程和器件。

图2为图1的第一FLL电路110A和/或第二FLL电路110B的示例实施方式的示意图。在图2中，FLL电路110A、110B包括示例参考发生器(R-DAC)202、示例放大器204、示例压控振荡器(VCO)206、示例时钟分频器(CLK DIV)电路208、示例频率-电压(F2V)转换器210、第一示例电容器(CREF)212和第二示例电容器(CCTRL)214。

在图2的所示示例中，示例电压轨(DVDD)216耦合至参考发生器202、放大器204、VCO 206和时钟分频器电路208的相应输入端。例如，电压轨216可以为正电压轨(例如1.8伏(V)、2.2伏(V)电压轨、3.3V电压轨等)。在图2中，示例参考电压轨218耦合至参考发生器202、第一电容器212和第二电容器214。例如，参考电压轨218可以为接地轨。

在图2的所示示例中，参考发生器202为修整电路。例如，参考发生器202可以包括串联的两个或更多个电阻器。FLL电路110A、110B包括参考发生器202以生成示例参考电压(VREF)220。

在图2的所示示例中，放大器204为运算放大器。FLL电路110A、110B包括放大器204，以为FLL电路110A、110B的负反馈环路提供低频增益。可替代地，放大器204可以为不同类型的放大器。图2的放大器204包括耦合至F2V转换器210的输出端的第一输入端(以“+”符号表示)和耦合至参考发生器202的输出端和第一电容器212的第二输入端(以“－”符号表示)。在图2中，放大器204的输出端耦合至第二电容器214和VCO 206的输入端。

在图2的所示示例中，FLL电路110A、110B包括VCO 206以生成示例控制电压(Vctrl)(例如，控制电压信号)222。在图2中，VCO 206为电子振荡器，其振荡频率由控制电压222控制。例如，控制电压222可以确定VCO 206的瞬时振荡频率以生成具有第一示例频率(fvco)的示例VCO输出信号224。在图2中，VCO输出信号224为具有第一频率的时钟信号。在图2中，VCO 206为电流受限型环形振荡器，诸如多个反相器(例如，反相器逻辑门)的链。可替代地，VCO 206可以为张弛振荡器、储能振荡器或任何其他类型的压控振荡器。

在图2的所示示例中，VCO 206的输出端耦合至时钟分频器电路208的输入端。在图2中，时钟分频器电路208为时钟电路(例如，时钟发生电路、时钟信号发生电路等)。在图2中，FLL电路110A、110B包括时钟分频器电路208，以从VCO 206接收具有第一频率的VCO输出信号224，并生成具有第二示例频率(fosc)的示例FLL输出信号226，其中第二频率基于第一频率与整数(例如，整数N，其中N＝1、2、3等)的比率。例如，fosc可以是fvco的1/2、1/4、1/8等。在图2中，时钟分频器电路208为D型分频器电路，其包括一个或多个D触发器以将具有第一频率(fvco)的时钟信号(例如，VCO输出信号224)分频为较低频率(例如，fosc)。在一些示例中，时钟分频器电路208通过将第一频率分频为第二频率来消除和/或以其他方式减小与第一频率相关联的抖动。可替代地，时钟分频器电路208可以为任何其他类型的分频器电路和/或使用任何其他数量和/或类型的部件来实现。

图2的时钟分频器电路208可以对应于图1的时钟分频器电路112。例如，FLL输出信号226可以从第一FLL电路110A传输到图1的时钟分频器电路112、图1的第一数字核心电路114等的输入端，或第一管芯102的任何其他部件。在其他示例中，FLL输出信号226可以从第二FLL电路110B传输到图1的第二数字核心电路138的输入端，或者图1的第二管芯104的任何其他部件。在这样的示例中，响应于从FLL电路110A、110B中的相应一个接收到FLL输出信号226，可以触发、调用等第一管芯102和/或第二管芯104的一个或多个部件。在图2中，VCO206和时钟分频器电路208具有-KVCO的第一示例增益228，其具有每V兆赫兹(MHz)(MHZ/V)的度量单位。在图2中，F2V转换器210具有第二示例增益KF2V，其具有每MHz毫伏(mV)的度量单位。

在图2的所示示例中，时钟分频器电路208的输出端耦合至F2V转换器210的输入端。在图2中，时钟分频器电路208的输出端包括被配置为生成第一示例时钟信号(Φ1)230A的第一输出端、被配置为生成第二示例时钟信号(Φ2)230B的第二输出端、被配置为生成第三示例时钟信号(Φ1')230C的第三输出端，以及被配置为生成第四示例时钟信号(Φ2')230D的第四输出端。在一些示例中，时钟信号230A-230D中的每一个具有彼此不同的相位。可替代地，时钟信号230A-230D中的一个或多个可以具有相同的相位。

在图2的所示示例中，FLL电路110A、110B包括F2V转换器210，以从时钟分频器电路208接收时钟信号230A-230D并生成示例F2V输出信号(VFB)232。在图2中，F2V输出信号230为电压反馈信号。在图2中，F2V转换器210将F2V输出信号232传输到放大器204的第一输入端。

在图2的所示示例中，F2V转换器210通过增加(例如，加倍)FLL输出信号226的频率以生成中间信号并从该中间信号消除一个或多个谐波来生成F2V输出信号232。有利地，通过消除一个或多个谐波，F2V转换器210可以仅将FLL输出信号226的DC分量传输到放大器204的第一输入端。有利地，与现有的FLL相比，通过仅传输DC分量，F2V转换器210和/或更一般地，图1和/或2的FLL电路110A、110B可以包括更少的滤波部件、电容器等，并且因此，与现有的FLL电路相比，图1和/或2的FLL电路110A、110B可以具有减小的面积。

在示例操作中，放大器204可以将F2V输出信号230与参考电压220进行比较，并且可以基于该比较来生成控制电压222。例如，放大器204可以增大或减小控制电压222以调整FLL输出信号226的频率。VCO 206可以接收控制电压222，并基于控制电压222来生成VCO输出信号224。

在示例操作中，时钟分频器电路208可以传递和/或以其他方式传输VCO输出信号224以作为FLL输出信号226。可替代地，时钟分频器电路208可以基于VCO输出信号224来生成FLL输出信号226。在示例操作中，F2V转换器210基于时钟信号230A-230D中的一个或多个将第二频率转换为由F2V输出信号232表示的电压。放大器204可以基于F2V输出信号232来调整控制电压222。有利地，F2V转换器210和/或更一般地，FLL电路110A、110B可以基于由放大器204、VCO 206、时钟分频器电路208或F2V转换器210中的至少一个实现的负反馈控制环路来调整FLL输出信号226。

在图2的所示示例中，控制电压222为放大器输出(例如，放大器204的输出)和振荡器输入(例如，VCO 206的输入)。在图2的示例中，VCO输出信号224为振荡器输出(例如，VCO206的输出)和时钟分频器电路输入(例如，时钟分频器电路208的输入)。在图2的示例中，时钟分频器电路208的(一个或多个)输出(例如，FLL输出信号226、时钟信号230A-230D等)为(一个或多个)时钟分频器电路输出(例如，时钟分频器电路208的一个或多个时钟分频器电路输出等)。

图3为第二示例F2V转换器300的示意图。例如，第二F2V转换器300可以为图2的F2V转换器210的示例实施方式。在图3中，第二F2V转换器300包括第一示例开关电容器电路302、第二示例开关电容器电路304、第三示例开关电容器电路306、第四示例开关电容器电路308、示例RC电路310和示例反馈电容器(CFB)312。在图3中，开关电容器电路302、304、306、308中的每一个为开关网络或开关电路。例如，第二F2V转换器300包括多个开关网络，其包括图3的开关电容器电路302、304、306、308。

在图3的所示示例中，第一开关电容器电路302包括第一示例开关314、第一示例电容器(Cfly1)316和第二示例开关318。在图3的示例中，第一开关314耦合至电压轨216、第一电容器316和第二开关318。在图3中，第二开关318在第一示例节点320处耦合至第二开关电容器电路304、第三开关电容器电路306、第四开关电容器电路308和RC电路310。在图3中，第一开关314被配置为由第一时钟信号230A控制(例如，断开、闭合、启用、禁用等)。例如，第一开关314可以被配置为响应于第一时钟信号230A进行切换(例如，从断开切换为闭合，从闭合切换为断开等)。在图3中，第二开关318被配置为由第二时钟信号230B控制。在图3中进一步描绘了第二示例节点322和第三示例节点324，其中第一节点320、第二节点322和第三节点324由Vx 325表示。

在图3的所示示例中，Vx 325可以为、对应于和/或以其他方式表示第二节点322处的中间信号、中间电压等。在这样的示例中，Vx 325可以为由第一开关电容器电路302或第二开关电容器电路304中的至少一个生成的中间信号、中间电压等。

在图3的所示示例中，第二开关电容器电路304包括第三示例开关326、第二示例电容器(Cfly2)328和第四示例开关330。在图3的示例中，第三开关326耦合至电压轨216、第二电容器328和第四开关330。在图3中，第四开关330在第一节点320处耦合至第一开关电容器电路302、第三开关电容器电路306、第四开关电容器电路308和RC电路310。在图3中，第三开关326被配置为由第二时钟信号230B控制。在图3中，第四开关330被配置为由第一时钟信号230A控制。

在图3的所示示例中，第三开关电容器电路306包括第五示例开关332、第三示例电容器(Cs2)334和第六示例开关336。在图3的示例中，第五开关332在第三节点324处耦合至第一开关电容器电路302、第二开关电容器电路304、第四开关电容器电路308和RC电路310。在图3中，第三电容器334耦合至第五开关332和第六开关336。在图3中，第六开关336在第四示例节点338处耦合至第四开关电容器电路308。在图3中，第六开关336在第五示例节点340处耦合至反馈电容器312。在图3中，第五开关332被配置为由图2的第三时钟信号230C控制。在图3中，第六开关336被配置为由图2的第四时钟信号230D控制。

在图3的所示示例中，第四开关电容器电路308包括第七示例开关342、第四示例电容器(Cs1)344和第八示例开关346。在图3的示例中，第七开关342在第三节点324处耦合至第一开关电容器电路302、第二开关电容器电路304、第四开关电容器电路308和RC电路310。在图3中，第四电容器344耦合至第七开关342和第八开关346。在图3中，第八开关346在第四节点338处耦合至第三开关电容器电路306。在图3中，第八开关346在第五节点340处耦合至反馈电容器312。在图3中，第七开关342被配置为由第四时钟信号230D控制。在图3中，第八开关346被配置为由第三时钟信号230C控制。

在图3的所示示例中，第二F2V转换器300包括RC电路310，以实现低通滤波并生成F2V输出信号232。在图3中，RC电路310包括示例电阻器(RX)348和第五示例电容器(CX)350。在图3中，电阻器348和第五电容器350在第二节点322处耦合至第一开关电容器电路302、第二开关电容器电路304、第三开关电容器电路306和第四开关电容器电路308。在图3中，第五电容器350具有的电容远大于第一电容器316、第二电容器328、第三电容器334或第四电容器344中的至少一个的电容。例如，第五电容器350可以具有15皮法拉(pF)的电容，并且第一电容器316、第二电容器328、第三电容器334和/或第四电容器344中的一个或多个可以具有1pF的电容。

在图3的所示示例中，第一开关314、第二开关318、第三开关326、第四开关330、第五开关332、第六开关336、第七开关342和/或第八开关346中的一个或多个为晶体管。例如，第一开关314、第二开关318、第三开关326、第四开关330、第五开关332、第六开关336、第七开关342或第八开关346中的至少一个可以为NMOS器件(例如，N沟道FET、N沟道MOSFET等)、PMOS器件(例如，P沟道FET、P沟道MOSFET等)等。

在图3的所示示例中，开关314、318、326、330、332、336、342、346为三端子器件(例如，三端子晶体管)。例如，第一开关314可以具有第一端子(例如，第一开关端子)、第二端子(例如，第二开关端子)和第三端子(例如，第三开关端子)。可替代地，开关314、318、326、330、332、336、342、346中的一个或多个可以具有不同数量的端子。

在一些示例中，端子中的一个可以为控制端子，诸如晶体管的栅极端子。在一些示例中，端子中的一个可以为电流端子，诸如漏极端子或源极端子，其中晶体管为FET(例如，MOSFET)。在一些示例中，端子中的一个可以为电流端子，诸如集电极端子或发射极端子，其中晶体管为双极结型晶体管(BJT)。

在图3的所示示例中，时钟信号230A-230D可以耦合至相应开关(例如，晶体管)的控制端子(例如，栅极、栅极端子等)。例如，第一时钟信号230A可以耦合至第一晶体管的栅极，第一晶体管可以为第一开关314的示例实施方式。在这样的示例中，第二时钟信号230B可以耦合至第二晶体管的栅极，第二晶体管可以为第二开关318的示例实施方式。

在一些这样的示例中，第一开关314可以为具有第一端子、第二端子和第三端子的晶体管。例如，第一端子可以为晶体管的栅极端子。在这样的示例中，第一端子可以耦合至第一时钟信号230A(例如，耦合至图2的时钟分频器电路208的输出端)。在这样的示例中，第二端子可以为耦合至DVDD 216的晶体管的漏极端子。在一些这样的示例中，第三端子可以为晶体管的源极端子，其耦合至第一电容器316和第二开关318的端子(例如，电流端子、漏极端子等)。

在图3的所示示例中，第一开关电容器电路302和第二开关电容器电路304可以使FLL输出信号226的频率加倍。例如，第一开关电容器电路302和第二开关电容器电路304可以使用不重叠的时钟信号(诸如图2的第一时钟信号230A和第二时钟信号230B)使图2的频率fosc加倍。在图3中，第一时钟信号230A和第二时钟信号230B异相180度。可替代地，第一时钟信号230A和第二时钟信号230B可以为不同量的异相。

在图3的所示示例中，第三开关电容器电路306和第四开关电容器电路308可以实现采样保持电路。例如，采样保持电路可以实现和/或以其他方式执行滤波器，诸如陷波滤波器，以消除Vx 325的一个或多个谐波(例如，一部分谐波、所有谐波、整个谐波)。在图3中，第三时钟信号230C和第四时钟信号230D彼此异相180度，并且与第一时钟信号230A和第二时钟信号230B异相90度。可替代地，第三时钟信号230C和第四时钟信号230D可以彼此具有不同量的异相和/或与第一时钟信号230A和第二时钟信号230B具有不同量的异相。

在示例操作中，可以使第一时钟信号230A有效(asserted)以闭合和/或以其他方式使能第一开关314和第四开关330，同时可以使第二时钟信号230B无效以断开和/或以其他方式禁用第二开关318和第三开关326。在示例操作中，第一电容器316可以被充电到DVDD216，并且第二电容器328可以放电，并且因此给第五电容器350充电。

在示例操作中，可以使第三时钟信号230C有效以闭合和/或以其他方式使能第五开关332和第八开关346，同时可以使第四时钟信号230D无效以断开和/或以其他方式禁用第六开关336第七开关342。在示例操作中，第五电容器350可以放电，并且因此将第三电容器334充电至由第五电容器350存储的第二示例开关电压(VS2)350。在示例操作中，第四电容器344可以放电，并且因此将反馈电容器312充电至由第四电容器344存储的第一示例开关电压(VS1)352。

有利地，由第三开关电容器电路306和第四开关电容器电路308实现的陷波滤波器可以生成F2V输出信号232以仅包括Vx 325的DC分量。有利地，第三开关电容器电路306和第四开关电容器电路308和/或更一般地，图3的第二F2V转换器300可以生成F2V输出信号232以表示Vx 325的平均值。

图4描绘了包括与图2的F2V转换器210和/或图3的第二F2V转换器300相关联的示例时钟信号波形402、404、406、408的示例时序图400。在图4中，时钟信号波形402、404、406、408包括第一示例时钟信号波形402、第二示例时钟信号波形404、第三示例时钟信号波形406和第四示例时钟信号波形408。

在图4的所示示例中，第一时钟信号波形402可以对应于图2-图3的第一时钟信号230A的波形。在图4的示例中，第二时钟信号波形404可以对应于图2-图3的第二时钟信号230B的波形。在图4中，第三时钟信号波形406可以对应于图2-图3的第三时钟信号230C的波形。在图4中，第四时钟信号波形408可以对应于图2-图3的第四时钟信号230D的波形。

在图4的所示示例中，第一时钟信号波形402和第二时钟信号波形404彼此异相180度。在图4的示例中，第三时钟信号波形406和第四时钟信号波形408彼此异相180度。在图4中，第一时钟信号波形402和第二时钟信号波形404与第三时钟信号波形406和第四时钟信号波形408异相90度。

在图4的时序图400中，在第一示例时间(t1)410，第一时钟信号230A有效，第二时钟信号230B无效，第三时钟信号230C无效，并且第四时钟信号230D有效。例如，在第一时间410，图3的第一开关314、第四开关330、第六开关336和第七开关342可以闭合，而其余的开关可以断开。在这样的示例中，第一电容器316可以充电到DVDD 216，第二电容器328可以给第五电容器350充电，第三电容器334可以给反馈电容器312充电，并且第四电容器344可以由第五电容器350充电。

在图4的时序图400中，在示例中间时间(t1s)412，第一时钟信号230A有效，第二时钟信号230B无效，第三时钟信号230C从逻辑低信号(例如，无效)过渡到逻辑高信号(例如，有效)，并且第四时钟信号230D从逻辑高信号过渡到逻辑低信号。例如，在中间时间412，第五开关332和第八开关346可以从断开切换为闭合。在这样的示例中，第六开关336和第七开关342可以从闭合切换为断开。

在图4的时序图400中，在第二示例时间(t2)414，第一时钟信号230A有效，第二时钟信号230B无效，第三时钟信号230C有效，并且第四时钟信号230D无效。例如，在第二时间414，图3的第一开关314、第四开关330、第五开关332和第八开关346可以闭合，而其余的开关可以断开。

在图4的时序图400中，在第三示例时间(t3)416，第一时钟信号230A无效，第二时钟信号230B有效，第三时钟信号230C有效，并且第四时钟信号230D无效。例如，在第三时间416，图3的第二开关318、第三开关326、第五开关332和第八开关346可以闭合，而其余开关可以断开。在这样的示例中，第一电容器316可以放电到第五电容器350，第二电容器328可以充电到DVDD 216，第三电容器334可以由第五电容器350充电，并且第四电容器344可以放电到反馈电容器312。

在图4的时序图400中，在第四示例时间(t4)418，第一时钟信号230A无效，第二时钟信号230B有效，第三时钟信号230C无效，并且第四时钟信号230D有效。例如，在第四时间418，图3的第二开关318、第三开关326、第六开关336和第七开关342可以闭合，而其余的开关可以断开。在这样的示例中，第三电容器334可以放电到反馈电容器312，并且第四电容器344可以由第五电容器350充电。有利地，如图4的示例所描绘的，用于更新DVDD信号的两个时钟信号路径可以使第二F2V转换器300中创建的极点(pole)以两倍高的频率移动，以改善图2中描绘的负反馈环路的稳定性。

图5描绘了与图3的第二F2V转换器300相关联的示例电压波形502、504、506、508。在图4中，电压波形502、504、506、508包括第一示例电压波形502、第二示例电压波形504、第三示例电压波形506和第四示例电压波形508。

在图5的所示示例中，第一电压波形502可以对应于图3的第二节点322处的图3的Vx 325的波形。在图5的示例中，第二电压波形504可以对应于图3的VS1 352的波形。在图5中，第三电压波形506可以对应于图3的VS2 350的波形。在图5中，第四电压波形508可以对应于图2和/或图3的F2V输出信号232的波形。图5进一步描绘了示例平均电压(Vave，x)510。

在图5的所示示例中，从第一示例时间(T1)512到第二示例时间(T2)514，输送至图2的放大器204的F2V输出信号232可以对应于VS1 352。在图5的示例中，从第二时间514到第三示例时间(T3)516，输送至放大器204的F2V输出信号232可以对应于VS2 350。在图5中，F2V输出信号232可以为平均电压510。

有利地，到放大器204的输出信号(即F2V输出信号232)可以有效地与Vx 325的DC(例如，平均值)值相同。有利地，如在图5的示例中所描绘的，由图3的第三开关电容器电路306或第四开关电容器电路308中的至少一个实现的陷波滤波器可以从F2V输出信号232消除纹波(例如，电压纹波)和/或将来自Vx 325的DC信号作为F2V输出信号232传递到放大器204。

图6描绘了与图2的F2V转换器210和/或图3的第二F2V转换器300相关联的示例频率波形602的曲线图600。频率波形602可以对应于由图1和/或图2的FLL电路110A、110B生成的图2的FLL输出信号226的波形。有利地，由FLL电路110A、110B生成的频率波形602为无纹波的和/或没有纹波的。有利地，由FLL电路110A、110B生成的频率波形602在图6的示例中描绘的启动瞬态或稳态瞬态时段期间相对不受退化的影响。

图7描绘了与图2的F2V转换器210和/或图3的第二F2V转换器300相关联的示例输出电压波形706、708的曲线图702、704。在图7的示例中，波形706、708包括第一示例输出电压波形706和第二示例输出电压波形708。在图7中，第一输出电压波形706可以对应于图3的Vx 325的波形。在图7中，第二输出电压波形708可以对应于图2和/或图3的F2V输出信号232的波形。在图7中，第二曲线图704为第一曲线图702的一部分的放大图。

在图7的所示示例中，第一输出电压波形706的第一幅度大于(例如，远大于)第二输出电压波形708的第二幅度。有利地，如图7的示例中所描绘的，图3的第二F2V转换器300和/或更一般地，图1和/或图2的FLL电路110A、110B可以减小(例如，显著减小，大大减小等)与至图2的放大器204的输入相关联的电压纹波。

图8为第三示例F2V转换器800的示意图。在图8中，第三F2V转换器800为包括第一开关802、第一示例电容器(Cfly)804、第二示例开关806、示例电阻器(RFB)808和第二示例电容器(CFB)810的开关电容器电路。在图8中，第一开关802耦合至示例电压轨(DVDD)812、第一电容器804和第二开关806。在图8中，第二开关806耦合至电阻器808和第二电容器810。在一些示例中，第二开关806、电阻器808和第二电容器810耦合至放大器(诸如图2的放大器204)的输入端。在图8中，第一开关802和第二开关806为晶体管(例如，NMOS晶体管、PMOS晶体管等)。

在操作中，可以使第一时钟信号(Φ1)814有效以闭合第一开关802，并且可以使第二时钟信号(Φ2)816无效以断开第二开关806，以将第一电容器804充电到DVDD 812。在操作中，可以使第一时钟信号814无效以断开第一开关802，并且可以使第二时钟信号816有效以闭合第二开关806，以将由第一电容器804存储的电压传递至第二电容器810，以将频率信息(例如，频率信号)转换为电压信息(例如，电压信号)。在操作中，可以使第一时钟信号814有效以闭合第一开关802，并且可以使第二时钟信号816无效以断开第二开关806，以将由第二电容器810存储的电压传递至F2V转换器800的输出端以作为第二示例F2V输出信号(VFB)818。在一些示例中，第二F2V输出信号818可以被输送和/或以其他方式传输至放大器(诸如图2的放大器204)的输入端。

有利地，图3的第二F2V转换器300是通过包括多个开关电容器电路而对图8的第三F2V转换器800的改进，以比第三F2V转换器800更快地将电荷输送至电容器。例如，相比于第三F2V转换器300向图8的第二电容器810充电，第二F2V转换器300可以以至少两倍快的速度将电荷输送至图3的第五电容器350。

有利地，图3的第二F2V转换器300是通过包括两个输入路径而对第三F2V转换器800的改进，以增加输入信号的频率。例如，图3的第一开关电容器电路302和第二开关电容器电路304可以接收两个或更多个输入信号(例如，第一时钟信号230A、第二时钟信号230B)以使图2的频率fosc至少加倍。在这样的示例中，与图3的第二F2V转换器300相比，第三F2V转换器800仅包括一个输入路径，并且不增加输入信号的频率。

图9描绘了包括与图8的第三F2V转换器800相关联的示例时钟信号波形902、904的示例时序图900。在图9中，时钟信号波形902、904包括第一示例时钟信号波形902和第二示例时钟波形904。在图9中，第一时钟信号波形902可以对应于图8的第一时钟信号814。在图9中，第二时钟信号波形904可以对应于图8的第二时钟信号816。

在图9的所示示例中，基于第一时钟信号波形902和第二时钟信号波形904的比较，第一时钟信号814和第二时钟信号816异相180度。有利地，图3的第二F2V转换器300是图8的第三F2V转换器800的改进，因为第二F2V转换器300不仅包括180度异相时钟信号组(例如，包括图2-图3的第一时钟信号230A和第二时钟信号230B的第一组、包括图2-图3的第三时钟信号230C和第四时钟信号230D的第二组等)，而且包括90度异相时钟信号组(例如，包括第一时钟信号230A和第三时钟信号230C的第一组、包括第二时钟信号230B和第四时钟信号230D的第二组等)。有利地，与第二F2V转换器300相关联的180度异相时钟信号组和90度异相时钟信号组可以用于实现采样保持电路，该采样保持电路可以用于实现滤波器，诸如陷波滤波器以消除图3的Vx 325的全部谐波。

图10描绘了与图8的第三F2V转换器800相关联的示例输出电压波形1002。图10的输出电压波形1002可以对应于图8的第二F2V输出信号818。在图10中进一步描绘了示例平均输出电压(VFBAVE)波形1004。

在图10的所示示例中，在第一示例时间(T1)1006，响应于第一时钟信号814无效(例如，断开图8的第一开关802)并且第二时钟信号816有效(例如，闭合图8的第二开关806)以将电压从图8的第一电容器804传递到第二电容器810，输出电压波形1002增加。输出电压波形1002从第一时间减小，直到第二示例时间(T2)1008，因为电阻器808相对缓慢地放电第二F2V输出信号818。

在第二时间1008，第一时钟信号814有效(例如，闭合第一开关802)，并且第二时钟信号816无效(例如，断开第二开关806)。在第二时间1008，DVDD 812对第一电容器804进行充电，而第二电容器810进行放电，并且因此使第二F2V输出信号818减小。然而，纹波(例如，平均输出电压1004之上和之下的电压)可以传输到放大器，并且因此导致失真和/或以其他方式导致FLL电路(诸如，图1和/或图2的FLL电路110A、110B)的不稳定性。

图11描绘了与图3的第二F2V转换器300相关联的第一组示例电压波形1102、1104的曲线图1100。第一组电压波形1102、1104包括第一示例电压波形1102和第二示例电压波形1104。在图11中，第一电压波形1102可以对应于图2和/或图3的F2V输出信号232的波形。在图11中，第二电压波形1104可以对应于图2的参考电压220的波形。

图12描绘了与图8的第三F2V转换器800相关联的第二组示例电压波形1202、1204的曲线图1200。第二组电压波形1202、1204包括第三示例电压波形1202和第四示例电压波形1204。在图12中，第三电压波形1202可以对应于图8的第二F2V输出信号818的波形。在图12中，第四电压波形1204可以对应于图2的参考电压220的波形。

有利地，图3的第二F2V转换器300可以生成F2V输出信号232而没有任何实质性的纹波和/或以其他方式没有纹波。例如，当与如图12所描绘的由第三F2V转换器800生成的实质纹波相比时，第二F2V转换器300可以生成没有纹波的F2V输出信号232。有利地，如图11的示例中所描绘的，缺乏由第二F2V转换器300生成的纹波不会响应于生成F2V输出信号232而扰动参考电压220和/或以其他方式引起参考电压220的扰动。例如，如图12所描绘的，当与由第三F2V转换器800引起的参考电压220的实质扰动相比时，第二F2V转换器300可以生成F2V输出信号232而不会使参考电压220失真和/或以其他方式不利地影响参考电压220。

图13描绘了与图3的第二F2V转换器300和图8的第三F2V转换器800相关联的示例输出电压波形1302、1304的曲线图1300。在图13中，输出电压波形1302、1304包括第一示例输出电压波形1302和第二示例输出电压波形1304。在图13中，第一输出电压波形1302可以对应于图2和/或图3的F2V输出信号232的波形。在图13中，第二输出电压波形1304可以对应于图8的第二F2V输出信号818的波形。有利地，第二F2V转换器300可以生成第一输出电压波形1302，而没有如图13的第二输出电压波形1304所描绘的由第三F2V转换器800生成的纹波。

图14为包括开关电容器电路1402的三级放大器1400的示意图。三级放大器1400包括第一放大器(gm1)1404、第二放大器(gm2)1406、第三放大器(gm3)1408和第四放大器(gm4)1410。三级放大器1400包括高增益三级运算放大器gm1 1404、gm2 1406、gm3 1408，其与较宽带宽的两级运算放大器gm3 1408、gm4 1410并联。

在图14中，三级放大器1400包括开关电容器电路1402，以将基本斩波器稳定度添加到DC路径中的输入级gm1 1404。在图14中，在将信号传递到下一级gm2 1406之前，开关电容器电路1402对与斩波同步的gm1 1404的输出进行积分。在图14中，开关电容器电路1402实现陷波滤波器以减少由gm1 1404生成的纹波。有利地，开关电容器电路302、304、306、308可以将频率信息转换为电压信息，并且因此是对不将频率信息转换为电压信息的图14的开关电容器电路1402的改进。

有利地，图3的开关电容器电路302、304、306、308被包括在图3的第二F2V转换器300中，而不是被包括在放大器(诸如图14的三级放大器1400)中。例如，开关电容器电路302、304、306、308可以减少和/或以其他方式消除输送至放大器(诸如图2的放大器204)的输入端的纹波，以改善图1和/或图2的FLL电路110A、110B的稳定性控制。图14的三级放大器1400没有减少和/或以其他方式消除输送至放大器的输入端的纹波，因为在一些示例中，三级放大器1400可以对应于放大器204。因此，由于图14的开关电容器电路1402耦合在gm11404和gm2 1406之间，并且因此不在三级放大器1400的输入端处，所以三级放大器1400不可能减小三级放大器1400的输入端处的纹波。

图15A为图1的LDO电路148的示例实施方式的示意图。在图15A中，LDO电路148包括第一示例放大器(Gm1)1502、第二示例放大器(Gmc)1504、第三示例放大器(-Gm3)1506、第四示例放大器(-Gm4)1508、第五示例放大器(Gm5)1510、第六示例放大器(Gm6)1512、第七示例放大器(-Gmp)1514、第八示例放大器(-Gmp/N)1516、第一示例电阻器(Ro1)1518、第一示例电容器(Co1)1520、示例缓冲器(x1)1522、第二示例电容器(CcI)1524、第三示例电阻器(Ro3)1526、第三示例电容器(Co3)1528、第四示例电容器(Cc)1530、第五示例电阻器(Ro5)1532、第五示例电容器(Co5)1534、第六示例电阻器(Ro,eff)1536、第六示例电容器(Co,eff)1538、第一示例阻抗(1/Gmc)1540、第二示例阻抗(1/Gm5)1542、第三示例阻抗(1/(Gm5+Gm6))1544、第四示例阻抗(1/Gm4)1546、示例参考电流(I_ref)1548和示例贝塔(β)(例如，贝塔电路、反馈电路等)1550。可替代地，图15A的LDO电路148可以不包括第六电阻器1536和/或第六电容器1538。

在图15A的所示示例中，尽管第一电阻器1518、第三电阻器1526、第五电阻器1532和第六电阻器1536被描绘为分立元件(例如，电阻器)，但是可替代地，第一电阻器1518、第三电阻器1526、第五电阻器1532和/或第六电阻器1536中的一个或多个可以表示电阻、阻抗等，并且因此可以不是(一个或多个)分立元件。例如，第一电阻器1518、第三电阻器1526、第五电阻器1532和/或第六电阻器1536中的一个或多个可以为与半导体衬底、导电元件(例如，线迹)或一个或多个电路部件(诸如晶体管)相关联的电阻。

在图15A的所示示例中，尽管第一电容器1520、第二电容器1524、第三电容器1528、第四电容器1530和/或第五电容器1534被描绘为分立元件(例如，电容器)，但是可替代地，第一电容器1520、第二电容器1524、第三电容器1528、第四电容器1530和/或第五电容器1534中的一个或多个可以表示电容、阻抗等，并且因此可以不是(一个或多个)分立元件。例如，第一电容器1520、第二电容器1524、第三电容器1528、第四电容器1530和/或第五电容器1534中的一个或多个可以为与半导体衬底、导电元件(例如，线迹)或一个或多个电路部件(诸如晶体管)相关联的电容。

在图15A的所示示例中，-Gm3 1506、-Gm4 1508、-Gmp 1514和-Gmp/N 1516为反相增益级。例如，-Gm3 1506、-Gm4 1508、-Gmp 1514和/或-Gmp/N 1516中的一个或多个可以利用具有耦合至相应漏极的栅极的一个或多个MOSFET来实现。在图15A的示例中，Gm1 1502、Gmc 1504、Gm5 1510和Gm6 1512为正增益级。可替代地，Gm1 1502、Gmc 1504、-Gm3 1506、-Gm4 1508、Gm5 1510、Gm6 1512、-Gmp 1514和/或-Gmp/N 1516中的一个或多个可以为不同类型的增益级。

在图15A的所示示例中，Gm1 1502的第一输入端(由“－”符号表示)耦合至第一示例端子1552，在该第一示例端子1552处可以存在和/或其以其他方式可用示例输入电压(VIN)1554。在图15A中，Gm1 1502的第二输入端(由“+”符号表示)耦合至贝塔1550、-Gmp1514的输出端、Gm5 1510的第一输入端(由“+”符号表示)、第四电容器1530、第六电阻器1536、第六电容器1538和第二示例端子1556，在该第二示例端子1556处，可以存在和/或其以其他方式可用示例输出电压(VOUT)1558。VOUT 1558可以用于生成LDO输出，并且可以用于生成米勒补偿以实现大电容，而无需实际的大电容器实施方式(例如，实现米勒补偿)。在图15A中，第四电容器1530、贝塔1550、-Gmp 1514和Gm5 1510在示例节点1535处耦合。在图15A中，第一端子1552和第二端子1556为集成电路的电导体或接触件，诸如管脚、引脚、通孔等。

在图15A的所示示例中，流过Gm1 1502和Gmc 1504的电流与第一电阻器1518和第二电容器1520耦合，以生成DC增益和米勒补偿反馈。在图15A的示例中，Gm1 1502、Gmc 1504和-Gm3 1506的信号输出在缓冲器1522的净输入上的当前域中累积。在图15A的示例中，缓冲器1522为具有1V/V的增益的非反相缓冲器和/或以其他方式表示非反相缓冲器。例如，缓冲器1522可以用于以比RO1 1518更低的阻抗将缓冲器1522的输入电压缓冲到Vgate上。在这样的示例中，来自缓冲器1522的输入端的加载效应和缓冲器1522的输出被解耦。在一些这样的示例中，缓冲器1522可以用源极跟随器FET来实现。

在图15A的所示示例中，Gm1 1502的输出端耦合至第一电阻器1518、第一电容器1520、缓冲器1522的输入端、Gmc 1504的输出端和Gm3 1506的输出端。在图15A中，缓冲器1522耦合至第二电容器1524、-Gmp 1514的输入端和-Gmp/N 1516的输入端。在图15A中，-Gmp/N 1516的输出端耦合至Gm5 1510的第一输入端(由“－”符号表示)、Gm5 1510的输出端、第五电阻器1532、第五电容器1534和Gm6 1512的输入端。在图15A中，-Gmp 1514的输出端耦合至Gm5 1510的第二输入端(由“+”符号表示)、第四电容器1530、贝塔1550、Gm1 1502的第二输入端、第六电阻器1536、第六电容器1538和第二端子1556。

在图15A的所示示例中，Gm6 1512的输出端耦合至参考电流1548和-Gm4 1508的输入端。在图15A中，-Gm4 1508的输出端耦合至第二电容器1524、第三电阻器1526、第三电容器1528和-Gm3 1506的输入端。在图15A中，Gm1 1502、Gmc 1504、-Gm3 1506、-Gm4 1508、Gm51510、Gm6 1512、-Gmp 1514和-Gmp/N 1516为跨导放大器。可替代地，Gm1 1502、Gmc 1504、-Gm3 1506、-Gm4 1508、Gm5 1510、Gm6 1512、-Gmp 1514、-Gmp/N 1516中的一个或多个可以为不同类型的放大器。

在图15A的所示示例中，尽管将第一阻抗1540、第二阻抗1542、第三阻抗1544和第四阻抗1546描绘为电阻器或电阻元件，但是阻抗1540、1542、1544、1546不是物理的元件，而是代表在LDO电路148的相应节点处的电阻抗。可替代地，阻抗1540、1542、1544、1546中的一个或多个可以被一个或多个电阻元件(诸如电阻器或其他部件(例如，分立部件))代替。

在图15A的所示示例中，LDO电路148包括两个调节环路(例如，调节控制环路)1570、1580。这两个调节环路1570、1580包括在图15B的所示示例中进一步详细描绘的示例电压调节环路1570，以及在图15C的所示示例中进一步详细描绘的示例电流调节环路1580。在图15A和/或15B的示例中，电压调节环路1570可以对应于主调节环路或主LDO误差放大器。在图15A和/或15C中，电流调节环路1580可以对应于电流限制环路或电流限制放大器。

在图15A和/或15B的所示示例中，电压调节环路1570包括Gm1 1502、-Gmp 1514和Gmc 1504。例如，电压调节环路1570可以对应于Gm1 1502、包括第一电阻器1518和第二电容器1520的第一RC网络1560、缓冲器1522、-Gmp 1514、第四电容器1530和Gmc 1504。

在图15A和/或15B的所示示例中，LDO电路148包括电压调节环路1570，以基于电压比较来生成LDO输出(例如，VOUT 1558)。例如，电压调节环路1570可以基于通过Gm1 1502对VIN 1554和VOUT 1558的比较(例如，电压比较)来生成VOUT 1558。在这样的示例中，Gm11502可以基于比较来调整Gm1 1502的电压输出(Vo1)。

在图15A和/或15C的所示示例中，电流调节环路1580包括-Gmp 1514、-Gmp/N1516、Gm5 1510、Gm6 1512、-Gm4 1508和-Gm3 1506。例如，电流调节环路1580可以对应于-Gmp 1514、-Gmp/N 1516、Gm5 1510、包括第五电阻器1532和第五电容器1534的第二RC网络1562、Gm6 1512、参考电流1548、-Gm4 1508、第二电容器1524、包括第三电阻器1526和第三电容器1528的第三RC网络1564、-Gm3 1506和缓冲器1522。

在图15A和/或15C的所示示例中，LDO电路148包括电流调节环路1580，以基于电流比较来生成LDO输出(例如，VOUT 1558)。例如，电流调节环路1580可以基于Gm6 1512输出的电流与参考电流1548的比较(例如，电流比较)来生成VOUT 1558。在这样的示例中，Gm61512输出的电流基于LDO电路148的电流输出。例如，-Gmp 1514接收第一电压(Vgate)并放大第一电压以生成VOUT 1558，该VOUT 1558被输送至Gm5 1510的第一输入端。-Gmp/N 1516为-Gmp 1514的缩放版本，其接收Vgate并生成第二电压(VOA)，该第二电压(VOA)被输送至Gm5 1510的第二输入端。Gm5 1510基于VOUT 1558和VOA的比较而输出第一电流。Gm6 1512接收第一电流并放大第一电流以生成第二电流，该第二电流被输送至-Gm4 1508。

在示例操作中，图15A的LDO电路148可以在电压调节模式(例如，电压调节控制模式，电压调节环路模式等)或电流调节模式(例如，电流调节控制模式，电流调节环路模式等)下操作。在电压调节模式期间，Gm1 1502驱动第一RC网络1560，第一RC网络1560驱动缓冲器1522，缓冲器1522驱动-Gmp 1514，并且因此基于Gm1 1502处VIN 1554和VOUT 1558的电压差或电压比较来生成VOUT 1558。在电压调节模式期间，-Gmp 1514驱动Gmc 1504，Gmc1504可以操作为电压调节环路1570的补偿放大器。

在示例操作中，在电压调节模式期间，-Gmp/N 1516可以感测到正在输送至第二端子1556的电流。在示例操作中，感测的电流可以由Gm5 1510放大，Gm5 1510可以操作为增益级(例如，增益级放大器)。在示例操作中，Gm5 1510可以驱动Gm6 1512以基于-Gmp/N 1516感测到的电流来输出放大的电流。在示例操作中，响应于由Gm6 1512生成的电流大于参考电流1548，LDO电路148可以从电压调节模式过渡到电流调节模式。有利地，第二电容器1524可以引起从电压调节模式到电流调节模式的平稳过渡。例如，在电压调节模式期间，-Gm41508无效(例如，来自Gm6 1512的电流小于参考电流1548)，并且因此，第二电容器1524可以将电流调节环路1580与电压调节环路1570解耦。在其他示例中，响应于从电压调节模式到电流调节模式的过渡，-Gm4 1508可以变为有效和/或以其他方式生成非零输出(例如，来自Gm6 1512的电流大于参考电流1548)，并且因此，第二电容器1524可以将-Gm4 1508的输出端耦合至-Gmp 1514的输入端，以基于调节LDO电路148的电流输出来实现对VOUT 1558的控制。

图16A为第二示例LDO电路1600的示意图。第二LDO电路1600为图1和/或图15A-图15C的LDO电路148的示例实施方式。在图16A中，第二LDO电路1600包括图15A、图15B和/或图15C的第二电容器1524、第三电容器1528、第四电容器1530、第六电阻器1536和参考电流1548。

在图16A的所示示例中，第二LDO电路1600包括第一示例PMOS晶体管(MP1)1602、第二示例PMOS晶体管(MP2)1604、第三示例PMOS晶体管(MP3)1606、第四示例PMOS晶体管(MP4)1608、第五示例PMOS晶体管(MP5)1610、第六示例PMOS晶体管(MP6)1612、第七示例PMOS晶体管(MP7)1614、第八示例PMOS晶体管(MP8)1616、第九示例PMOS晶体管(MPOUT)1618、第十一示例PMOS晶体管(MP11)1620和第十二示例PMOS晶体管(MP12)1622。

在图16A的所示示例中，第二LDO电路1600包括第一示例NMOS晶体管(MN1)1624、第二示例NMOS晶体管(MN2)1626、第三示例NMOS晶体管(MN3)1628、第四示例NMOS晶体管(MN4)1630、第五示例NMOS晶体管(MN5)1632、第六示例NMOS晶体管(MN6)1634、第七示例NMOS晶体管(MN7)1636、第八示例NMOS晶体管(MN8)1638、第九示例NMOS晶体管(MN9)1640、第八示例电容器(Co8)1642、第一示例电流源1644、第二示例电流源1646、第三示例电流源1648、示例放大器1650、第七示例电阻器(Resr)1652、第八示例电阻器(Ro8)1654和第九示例电阻器(Ro9)1656。

在图16A的所示示例中，尽管将第七电阻器1652、第八电阻器1654和第九电阻器1656描绘为分立元件(例如，电阻器)，但是可替代地，第七电阻器1652、第八电阻器1654和第九电阻器1656中的一个或多个可以代表电阻、阻抗等，并且因此可以不为(一个或多个)分立元件。例如，第七电阻器1652、第八电阻器1654和第九电阻器1656中的一个或多个可以为与半导体衬底、导电元件(例如，线迹)或一个或多个电路部件(诸如晶体管)相关联的电阻。

在图16A的所示示例中，第一电流源1644和第二电流源1646为20微安(μA)电流源，并且第三电流源1648为5μA。可替代地，第一电流源1644、第二电流源1646和/或第三电流源1648中的一个或多个可以不同。在图16A中，第一电流源1644、第二电流源1646和第三电流源1648为PMOS器件(例如，PMOS晶体管、PMOS漏极器件等)。可替代地，第一电流源1644、第二电流源1646和/或第三电流源1648中的一个或多个可以为不同类型的电流源，诸如电阻器(例如，可变电阻器)。

在图16A的所示示例中，MP1 1602和MP2 1604可以对应于和/或以其他方式为图15A-图15C的Gm1 1502的示例实施方式。在图16A的示例中，MP121622可以对应于和/或以其他方式为图15A-图15C的-Gm3 1506的示例实施方式。在图16A中，MN8 1638可以对应于和/或以其他方式为图15A-图15C的-Gm4 1508的示例实施方式。在图16A中，放大器1650和MP111620可以对应于和/或以其他方式为图中的Gm5 1510、第五电阻器1532或第五电容器1534中的至少一个的示例实施方式。在图16A中，放大器1650为电流感测放大器(CSA)，诸如运算跨导放大器(OTA)运算放大器。例如，OTA运算放大器可以迫使MP8 1616的漏极电压等于(例如，约等于、在-0.05V至0.05V的范围内等于，等等)MPOUT 1618的漏极电压。可替代地，放大器1650可以用折叠级联或任何其他类型的放大器(例如，两级跨导放大器)来实现。在图16A中，MN9 1640可以对应于和/或以其他方式为图15A-图15C的Gm6 1512的示例实施方式。在图16A中，MPOUT 1618可以对应于和/或以其他方式为图15A-图15C的-Gmp 1514的示例实施方式。在图16A中，MP8 1616可以对应于和/或以其他方式为图15A-图15C的-Gmp/N 1516的示例实施方式。在图16A中，MN4 1630可以对应于和/或以其他方式为Gmc 1610的示例实施方式。

在图16A的所示示例中，MP5 1610、MN7 1637和第二电流源1646可以对应于和/或以其他方式为图15A-图15C的缓冲器1522的示例实施方式。在图16A中，第八电阻器1654和第九电阻器1656可以对应于和/或以其他方式为图15A-图15C的贝塔1550的示例实施方式。

在图16A的所示示例中，MP1 1602和MP2 1604的第一电流端子(诸如源极端子(例如，源极电流端子))彼此耦合并且耦合至第一电流源1644。MP1 1602的第二电流端子(诸如漏极端子(例如，漏极电流端子))耦合至MN4 1630的源极端子、MN2 1626的漏极端子和第四电容器1530。MN4 1630的漏极端子耦合至MP5 1610的栅极(例如，栅极端子)。MP5 1610的源极端子耦合至第二电流源1646、MN7 1636的漏极端子、MP6 1612的栅极端子、第二电容器1524、MP7 1614的漏极端子和栅极端子、MP8 1616的栅极端子以及MPOUT 1618的栅极端子。MPOUT 1618的漏极端子耦合至第四电容器1530、第二端子1556、第九电阻器1656和放大器1650的第一输入端(以“+”符号表示)。第九电阻器1656耦合至第八电阻器1654和MP2 1604的栅极端子。MP2 1604的漏极端子耦合至MN3 1628的源极端子和MN1 1624的漏极端子。MN11624的源极端子耦合至参考轨1658(例如，参考电压轨、接地轨、接地电压轨等)。

在图16A的所示示例中，MP8 1616的漏极端子耦合至放大器1650的第二输入端(以“－”符号表示)和MP11 1620的源极端子。在图16A中，MP11 1620的漏极端子耦合至MN91640的漏极端子、MN9 1640的栅极端子、参考电流1548和MN8 1638的栅极。在图16A中，MN81638的源极端子耦合至参考轨1658。在图16A中，MN8 1638的漏极端子耦合至第三电流源1648、第二电容器1524和MP12 1622的栅极端子。在图16A中，MP12 1622的漏极端子耦合至MP5 1610的栅极端子。在图16A-图16C的所示示例中描绘了第二LDO电路1600的部件之间的附加功能和/或结构关系。

图16B描绘了图16A的第二LDO电路1600的示例电压调节环路1660。在图16B中，电压调节环路1660被表示为虚线，该虚线开始于MP1 1602并且终止于MN1 1624。在图16B中，电压调节环路1660可以为图15A-图15C的电压调节环路1570的示例实施方式和/或以其他方式对应于图15A-图15C的电压调节环路1570。例如，图16B的电压调节环路1660可以包括、代表和/或以其他方式对应于MP1 1602、MN4 1630、MP5 1610、MPOUT 1618、第九电阻器1656、MP2 1604或MN1 1624中的至少一个。

图16C描绘了图16A的第二LDO电路1600的示例电流调节环路1670。在图16C中，电流调节环路1670被表示为虚线，该虚线开始并终止于MP5 1610。在图16C中，电流调节环路1670可以为图15A-图15C的电流调节环路1580的示例实施方式和/或以其他方式对应于图15A-图15C的电流调节环路1580。例如，图16C的电流调节环路1670可以包括、表示和/或以其他方式对应于MP5 1610、MP8 1616、MP11 1620、MN8 1638或MP12 1622中的至少一个。

回到图16A，第二LDO电路1600基于以放射线(radiometric)方式确定大小的MP81616和MPOUT 1618来执行电流感测。例如，第二LDO电路1600可以利用MP8 1616感测电流，MP8 1616可以是MPOUT 1618的1/N(例如，N＝2，N＝4，N＝8等)。在示例操作中，MP11 1620和放大器1650可以迫使MP8 1616和MPOUT 1618的漏极-源极电压(VDS)基本上相同(例如，每个VDS彼此在-0.05V到0.05V的范围内)。在示例操作中，由MP8 1616感测的电流可以通过流经MP11 1620来流向MN9 1640。

在示例操作中，随着电流增加使得VOUT 1558减小，MP2 1604可以具有比MP1 1602更多的尾电流。随着电流增加到阈值(例如，电流阈值)，MP3 1606和MP4 1608传导较小的电流，直到MP3 1606和MP4 1608不再传导电流。随着由MP3 1606和MP4 1608传导的电流减小，第二LDO电路1600从电压调节环路过渡到电流调节环路。

在示例操作中，放大器1650可以将放大器1650的第一输入端处的第一电流与放大器1650的第二输入端处的第二电流进行比较。在这样的示例中，第一电流可以由MP8 1616生成，并且第二电流可以由MPOUT 1618生成，其中第二电流为第一电流的N倍。

在示例操作中，放大器1650可以基于第一电流和第二电流之间的差在放大器1650的输出端处生成电压。在一些示例中，响应于第一电流和第二电流之间的差大于阈值(例如，电流阈值)，放大器1650可以通过在MN9的栅极处生成电压输出以使MN9关断，来使MN9不传导。在这样的示例中，相对于电流调节环路，第二LDO电路1600的电压调节环路可以操作和/或以其他方式占主导。在MN9 1640和MN8 1638关断的情况下，电压调节环路将生成和/或以其他方式控制VOUT 1558。

在一些示例中，响应于第一电流和第二电流之间的差小于阈值，放大器1650可以通过在MN8的栅极处生成电压输出以引起MN8 1620导通，来使MN8开始传导。在这样的示例中，第二LDO电路1600可以从(1)电压调节环路相对于电流调节环路占主导和/或以其他方式可操作过渡、切换和/或以其他方式改变为(2)电流调节环路相对于电压调节环路占主导和/或以其他方式可操作。例如，响应于MN9 1640和MN8 1638被导通，并且因此可以实现电流调节环路以生成和/或以其他方式控制VOUT 1558。在这样的示例中，MN8 1638可以为电流调节环路的第一级(例如，对应于电流调节环路的电流限制放大器)，其中MN8 1638可以具有相对高的输出阻抗。第一级可以驱动MP12 1622，MP12 1622可以为电流调节环路的第二级。响应于MP12 1622被驱动，MP12 1622可以提供和/或以其他方式输送一定量的电流(例如，来自VLDO的一定量的电流)以驱动MP5 1610，并且因此驱动电流调节环路的(一个或多个)其余部分。

有利地，第二LDO电路1600包括第二电容器1524，以在调节环路之间(例如，从电压调节环路到电流调节环路、从电流调节环路到电压调节环路等)过渡(例如，平稳过渡)。例如，在电压调节模式期间，响应于MN9 1640和MN8 1638被关断，第二电容器1524可以将与电流调节环路(例如，图16C的示例中描绘的电流调节环路)相关联的部件和与电压调节环路(例如，图16B的示例中描绘的电压调节环路)相关联的部件解耦和/或以其他方式电分离。在其他示例中，在电流调节模式期间，响应于MN9 1640和MN8 1638被导通，第二电容器1524可以将与电流调节环路(例如，图16C的示例中描绘的电流调节环路)相关联的部件耦合至与电压调节环路(例如，图16B的示例中描绘的电压调节环路)相关联的部件。

图17描绘了与图1和/或图15A-图15C的LDO电路148和/或图16A-图16C的第二LDO电路1600相关联的示例LDO输出电压波形1702的曲线图1700。在图17中，在为13.5毫安(mA)的示例电流极限1704之前，LDO输出电压波形1702处于稳态。在图17中，有利地，响应于满足电流极限1704，LDO输出电压波形1702以基本上线性的方式减小。

在一些示例中，响应于图16A-图16C的第二LDO电路1600的负载电流(例如，输送至第二端子1554的电流)满足和/或以其他方式符合电流极限1704(例如，负载电流为13.5mA或更大)，第二LDO电路1600可以从电压调节模式过渡到电流调节模式。在这样的示例中，放大器1650可以确定在第一输入端处的第一电流与在第二输入端处的第二电流之间的差小于阈值，并且因此生成栅极电压以导通MN9 1640。如图17中所描绘的响应于满足电流极限1704，响应于导通MN9 1640，第二LDO电路1600可以而被调用到电流调节模式。

图18描绘了与图1和/或图15A-图15C的LDO电路148和/或图16A-图16C的第二LDO电路1600相关联的示例频率响应1802、1804的波德图1800。图18的示例的频率响应1802、1804对应于和/或以其他方式表示图15A-图15C的电流调节环路1580和/或图16C中描绘的电流调节环路的(一个或多个)频率响应。在图18中，频率响应1802、1804包括第一示例频率响应1802和第二示例频率响应1804。

在图18的所示示例中，频率响应1802、1804具有3.2136MHz的示例单位增益带宽1806。有利地，可以基于图15A-图15C和/或图16A-图16C的第二电容器1524的电容来控制和/或以其他方式配置单位增益带宽1806。例如，第二电容器1524的电容的改变可以引起图18中描绘的单位增益带宽1806的改变。

图19描绘了在第一示例短路操作期间与图1和/或图15A-图15C的LDO电路148和/或图16A-图16C的第二LDO电路1600相关联的示例波形1902、1904、1906、1908。在图19中，波形1902、1904、1906、1908为模拟的波形。例如，第一短路条件可以对应于模拟的硬短路条件，诸如将图15A-图15C的第二端子1556耦合至具有10毫欧(mΩ)的相对小的电阻的电阻器，其中该电阻器被耦合至接地电压轨。

在图19的所示示例中，波形1902包括第一示例波形1902、第二示例波形1904、第三示例波形1906和第四示例波形1908。在图19中，第一波形1902对应于负载电流，诸如流到图15A-图15C的第二端子1556的电流。在图19中，第二波形1904对应于通行门电流，诸如图15A-图15C的节点1535处的电流。在图19中，第三波形1906对应于LDO输出电压，诸如图15A-图15C的VOUT 1558。在图19中，第四波形1908对应于当LDO处于电流限制状态时通过检测电流限制条件而生成的数字信号。

在图19的所示示例中，第一短路条件发生在约10微秒(μs)处。在第一短路条件之前，使用电压调节环路来控制LDO电路148、1600。有利地，响应于第一短路条件，LDO电路148、1600从电压调节环路过渡到电流调节环路，以实现LDO电路148、1600的安全操作。有利地，从电压调节环路到电流调节环路的过渡不响应于从电压调节环路(例如，在10μs处的第一短路之前)到电流调节环路(例如，在10μs处、在10μs之后等)的过渡而生成振荡行为(例如，振荡波形)，并且因此改善了在各种操作条件期间LDO电路148、1600的操作。

图20描绘了在第二示例短路操作期间与图1和/或图15A-图15C的LDO电路148和/或图16A-图16C的第二LDO电路1600相关联的示例波形2002、2004、2006、2008、2010、2012、2014。在图20中，波形2002、2004、2006、2008、2010、2012、2014为模拟的波形。例如，第二短路条件可以对应于模拟的软短路条件，诸如将图15A-图15C的第二端子1556耦合至具有10欧姆(Ω)的相对小的电阻的电阻器，其中该电阻器被耦合至接地电压轨。

在图20的所示示例中，波形2002、2004、2006、2008、2010、2012、2014包括第一示例波形2002、第二示例波形2004、第三示例波形2006、第四示例波形2008、第五示例波形2010、第六示例波形2012和第七示例波形2014。在图20中，第一波形2002对应于第一负载电流，诸如流到图15A-图15C的第二端子1556的电流。例如，第一波形2002可以对应于当图15A-图15C的第三电容器1528具有1.5微法拉(μF)的第一示例电容时在软短路条件期间的图15A-图15C的LDO电路148的操作。在图20中，第二波形2004对应于第二负载电流，诸如流到图15A-图15C的第二端子1556的电流。例如，第二波形2004可以对应于当图15A-图15C的第三电容器1528具有0.5微法拉(μF)的第二示例电容时在软短路条件期间的图15A-图15C的LDO电路148的操作。

在图20的所示示例中，第三波形2006对应于第一通行门电流波形，诸如图15A-图15C的节点1535处的电流。例如，第三波形2006可以对应于图20的第一波形2002和/或以其他方式与其相关联。在图20中，第四波形2008对应于第二通行门电流波形，诸如图15A-图15C的节点1535处的电流。例如，第四波形2008可以对应于图20的第二波形2004和/或以其他方式与其相关联。

在图20的所示示例中，第五波形2010对应于第一LDO输出电压，诸如图15A-图15C的VOUT 1558。例如，第五波形2010可以对应于图20的第一波形2002和第三波形2006和/或以其他方式与其相关联。在图20中，第六波形2012对应于第二LDO输出电压，诸如图15A-图15C的VOUT 1558。例如，第六波形2012可以对应于图20的第二波形2004和第四波形2008和/或以其他方式与其相关联。

在图20的所示示例中，第七波形2014对应于当LDO处于电流限制状态时通过检测电流限制条件而生成的数字信号。在图20中，第二短路条件发生在约10μs处。在第二短路条件之前，使用电压调节环路(例如，图15A-图15C的电压调节环路1570)来控制LDO电路148、1600。有利地，响应于第二短路条件，LDO电路148、1600从电压调节环路过渡到电流调节环路(例如，图15A-图15C的电流调节环路1580、图16C中描绘的电流调节环路，等)，以实现LDO电路148、1600的安全操作。有利地，从电压调节环路到电流调节环路的过渡不响应于从电压调节环路(例如，在10μs处的第二短路之前)到电流调节环路(例如，在10μs处，在10μs之后等)的过渡而生成振荡行为(例如，振荡波形)，并且因此改善了在各种操作条件期间LDO电路148、1600的操作。

图21A描绘了在示例过渡操作期间与图1和/或图15A-图15C的LDO电路148和/或图16A-图16C的第二LDO电路1600相关联的示例电压波形2102和示例电流波形2104的第一曲线图2100。图21B描绘了包括图21A的电压波形2102和电流波形2104的第二曲线图2110。在图21B中进一步描绘了示例电流调节环路指示器波形2106。图21A的第一曲线图2100为第二曲线图2110的放大部分。

在图21A-图21B的所示示例中，电压波形2102为LDO输出电压，诸如图15A-图15C的VOUT 1558。在图21A-图21B的所示示例中，电流波形2104为通行门电流，诸如图15A-图15C的节点1535处的电流。

在图21A-图21B的所示示例中，LDO电路148、1600在第一示例时间(T1)2108之前被关断和/或以其他方式禁用。在第二示例时间(T2)2112处，LDO电路148、1600被导通和/或以其他方式被启用。有利地，响应于导通和/或以其他方式启用LDO电路148、1600，电流调节环路(例如，图15A-图15C的电流调节环路1580、图16C中描绘的电流调节环路等)基本上立即接合。有利地，LDO电路148、1600在第二时间2112处接合电流调节环路不生成振荡行为，并且因此不生成电压的尖峰(例如，电压波形2102中的尖峰)和/或电流的尖峰(例如，电流波形2104中的尖峰)。

在第二时间2112处，LDO电路148、1600处于电流调节模式，因为输出电压不是处于稳态。LDO电路148、1600从第二时间2112处于电流调节模式，直到第三示例时间(T3)2114，响应于LDO输出电压满足和/或以其他方式符合LDO输出阈值。有利地，在第三时间2114处，从电流调节模式(例如，可操作的图15A-图15C的电流调节环路1580、图16C中描绘的电流调节环路等)到电压调节模式(例如，可操作的图15A-图15C的电压调节环路1570、图16B中描绘的电压调节环路等)的切换、过渡等不生成振荡行为，并且因此不生成电压尖峰(例如，电压波形2102中的尖峰)和/或电流尖峰(例如，电流波形2104中的尖峰)。

在图22和/或图23中示出了表示可以在利用示例硬件逻辑、示例机器可读指令(例如，硬件可读指令)、示例硬件实现的状态机和/或其任意组合以实现图1和/或图2的示例FLL电路110A、110B和/或图1、图15A-图15C的示例LDO电路148和/或图16A-图16C的第二示例LDO电路1600时执行的示例过程的流程图。示例机器可读指令可以为一个或多个可执行程序或可执行程序的(一个或多个)部分，其由(一个或多个)可编程处理器、(一个或多个)可编程控制器、(一个或多个)GPU、(一个或多个)DSP、(一个或多个)ASIC、(一个或多个)PLD和/或(一个或多个)FPLD来执行。该程序可以体现在存储在非暂时性计算机可读存储介质(诸如非易失性存储器、易失性存储器等)上的软件中，但是整个程序和/或其部分可以可替代地由任何其他器件(例如，可编程器件)执行和/或体现在固件或专用硬件中。此外，尽管参考图22和/或图23所示的流程图描述了示例程序，但是可以替代地使用用于实现图1和/或图2的示例FLL电路110A、110B和/或图1、图15A-图15C的示例LDO电路148和/或图16A-图16C的第二示例LDO电路1600的许多其他方法。例如，可以改变框的执行顺序，和/或可以改变、消除或组合所描述的一些框。附加地或替代地，任何或所有框可以由被构造成执行相应的操作的一个或多个硬件电路(例如，分立和/或集成模拟和/或数字电路、FPGA、ASIC、比较器、运算放大器(op-amp)、逻辑电路等)实现，而无需执行软件或固件。

本文描述的机器可读指令可以以压缩格式、加密格式、分段格式、编译格式、可执行格式、打包格式等中的一种或多种存储。本文描述的机器可读指令可以存储为可以用于创建、制造和/或产生机器可执行指令的数据(例如，指令的一部分，代码，代码的表示等)。例如，机器可读指令可以被分段并且存储在一个或多个存储装置和/或计算装置(例如，服务器)上。机器可读指令可能需要安装、修改、改编、更新、组合、补充、配置、解密、解压缩、解包、分发、重赋值、编译等中的一项或多项，以便使其直接可读、可解释和/或可由计算装置和/或其他机器执行。例如，机器可读指令可以存储在多个部分中，这些部分被分别压缩、加密并存储在分开的计算装置上，其中，这些部分在解密、解压缩和组合时形成一组可执行指令，这些可执行指令实现诸如本文所述的程序。

本文描述的机器可读指令可以用任何过去、现在或将来的指令语言、脚本语言、编程语言等来表示。例如，机器可读指令可以使用以下任何一种语言来表示：C、C++、Java、C#、Perl、Python、JavaScript、超文本标记语言(HTML)、结构化查询语言(SQL)、Swift等。

如上所述，图22-图23的示例过程可以使用存储在非暂时性计算机和/或机器可读介质(诸如硬盘驱动器、闪存、只读存储器、光盘、数字通用盘、高速缓存、随机存取存储器和/或在任何持续时间(例如，延长的时间段、永久地、用于短暂实例、用于暂时缓冲和/或用于高速缓存信息)内存储信息的任何其他存储装置或存储盘)上的可执行指令(例如，计算机、机器和/或硬件可读指令)来实现。如本文所用，术语“非暂时性计算机可读介质”明确地定义为包括任何类型的计算机可读存储装置和/或存储盘，并且排除传播信号并排除传输介质。

本文使用“包括”和“包含”(及其所有形式和时态)作为开放式术语。因此，每当权利要求采用任何形式的“包括”或“包含”(例如，包含、包括、包含了、包括了、具有等)作为前序部分或在任何种类的权利要求陈述中时，应理解为在不超出相应权利要求或陈述的范围的情况下，可以存在附加要素、项等。如本文中所用，当例如在权利要求的前序部分中使用短语“至少”作为过渡术语时，其以与术语“包含”和“包括”为开放式的相同方式也为开放式的。当例如以诸如A、B和/或C的形式使用术语“和/或”时，是指A、B、C的任何组合或子集，诸如(1)仅A；(2)仅B；(3)仅C；(4)A与B；(5)A与C；(6)B与C；以及(7)A与B与C。如本文在描述结构、部件、项、对象和/或事物的上下文中使用的，短语“A和B中的至少一个”旨在指代包括以下任一项的实施方式：(1)至少一个A；(2)至少一个B；以及(3)至少一个A和至少一个B。类似地，如本文在描述结构、部件、项、对象和/或事物的上下文中使用的，短语“A或B中的至少一个”旨在指代包括以下任一项的实施方式：(1)至少一个A；(2)至少一个B；以及(3)至少一个A和至少一个B。如本文在描述过程、指令、动作、活动和/或步骤的性能或执行的上下文中使用的，短语“A和B中的至少一个”旨在指代包括以下任一项的实施方式：(1)至少一个A；(2)至少一个B；以及(3)至少一个A和至少一个B。类似地，如本文在描述过程、指令、动作、活动和/或步骤的性能或执行的上下文中使用的，短语“A或B中的至少一个”旨在指代包括以下任一项的实施方式：(1)至少一个A；(2)至少一个B；以及(3)至少一个A和至少一个B。

如本文所用，单数引用(例如，“一”、“一个”、“第一”、“第二”等)不排除多个。如本文所用，术语“一”或“一个”实体是指该实体中的一个或多个。术语“一”(或“一个”)、“一个或多个”和“至少一个”在本文中可以互换使用。此外，尽管被单独列出，但是多个装置、元件或方法动作可以由例如单个单元或处理器来实现。另外，尽管各个特征可以被包括在不同的示例或权利要求中，但是这些特征可以被组合，并且包含在不同的示例或权利要求中并不意味着特征的组合是不可行和/或不利的。

图22为表示可以在利用可以被执行的机器可读指令和/或配置为实现图1和/或图2的FLL电路110A、110B以生成图2的FLL输出信号226的硬件时执行的示例过程2200的流程图。图22的示例过程2200开始于框2202，在框2202处，FLL电路110A、110B基于反馈电压和参考电压的比较来生成控制电压。例如，放大器204(图2)可以基于VREF 220(图2)和VFB 232(图2)的比较来生成控制电压222(图2)。

在框2204处，FLL电路110A、110B基于控制电压来生成具有第一频率的第一时钟信号。例如，VCO 206(图2)可以基于控制电压222生成具有第一频率(例如，fvco)的VCO输出信号224(图2)。

在框2206处，FLL电路110A、110B传输第一时钟信号以控制不同的硬件。例如，时钟分频器电路208(图2)可以传输VCO输出信号224以作为FLL输出信号226，以控制和/或以其他方式引起图1的隔离门驱动器集成器件100的不同部件的操作。

在框2208处，FLL电路110A、110B基于第一时钟信号生成具有不同相位的第二时钟信号。例如，时钟分频器电路208可以基于VCO输出信号224和/或FLL输出信号226来生成图2的时钟信号230A-230D。

在框2210处，FLL电路110A、110B基于第二时钟信号控制开关电容器电路以第二频率对电容器充电。例如，F2V转换器210(图2)可以控制图3的开关电容器电路302、304、306、308中的一个或多个以大于第一频率的第二频率对图3的第五电容器350充电。在这样的示例中，第二频率可以为第一频率的至少两倍。

在框2212处，FLL电路110A、110B基于电容器电压将第二频率转换为反馈电压。例如，第三开关电容器电路306或第四开关电容器电路308中的至少一个可以转换与时钟信号230A-230D中的一个或多个相关联的第二频率以基于Vx 325生成VFB 232(图3)。

在框2214处，FLL电路110A、110B确定是否继续生成控制电压。例如，FLL电路110A、110B可以确定继续生成控制电压222以引起FLL输出信号226的生成。在框2214处，如果FLL电路110A、110B确定继续生成控制电压，则控制返回到框2202以基于反馈电压和参考电压的比较来生成控制电压。在框2214处，如果FLL电路110A、110B确定不继续生成控制电压，则图22的示例过程2200结束。

图23为表示可以在利用可以被执行的机器可读指令和/或被配置为实现图1、图15A-图15C的示例LDO电路148和/或图16A-图16C的第二示例LDO电路1600的硬件以调节电压时执行的示例过程2300的流程图。图23的示例过程2300在框2302处开始，在框2302处，LDO电路148、1600感测低压降(LDO)电流输出。例如，-Gmp 1514、-Gmp/N 1516或Gm5 1510中的至少一个可以感测输送至图15A-图15C的第二端子1556的电流。

在框2304处，LDO电路148、1600确定LDO电流输出是否大于阈值。例如，Gm5 1510比较来自-Gmp 1514的第一电流和来自-Gmp/N 1516的第二电流。在这样的示例中，Gm6 1512可以基于比较来生成电流。在一些这样的示例中，可以响应于来自Gm6 1512的电流大于参考电流1548(图15A-图15C)来激活和/或以其他方式启用-Gm4 1508。

在框2304处，如果LDO电路148、1600确定LDO电流输出不大于阈值，则在框2306处，LDO电路148、1600基于LDO输出电压和参考电压的电压比较来生成通行门电压。例如，LDO电路148可以使用图15A-图15C的电压调节环路1570生成图15A-图15C的Vgate。

响应于在框2306处基于电压比较生成通行门电压，在框2308处，LDO电路148、1600基于通行门电压生成LDO输出电压。例如，LDO电路148、1600可以基于Vgate生成VOUT 1558(图15A-图15C)。响应于基于通行门电压生成LDO输出电压，控制前进至框2314以确定是否继续生成通行门电压。

在框2304处，如果LDO电路148、1600确定LDO电流输出大于阈值，则控制前进至框2310以基于LDO电流输出与参考电流的电流比较来生成通行门电压。例如，LDO电路148可以使用图15A-图15C的电流调节环路1580生成图15A-图15C的Vgate。

响应于在框2310处基于电流比较生成通行门电压，在框2312处，LDO电路148、1600基于通行门电压生成LDO输出电压。例如，LDO电路148、1600可以基于Vgate生成VOUT 1558(图15A-图15C)。响应于基于通行门电压生成LDO输出电压，控制前进至框2314以确定是否继续生成通行门电压。例如，LDO电路148、1600可以确定是否继续生成Vgate。在框2314处，如果LDO电路148、1600确定继续生成通行门电压，则控制返回到框2302以感测LDO电流输出(例如，基于经调整或修改的通行门电压的LDO电流输出)，否则图23的示例过程2300结束。

根据前述内容，将认识到已经公开了示例系统、方法、设备和制品，其减少和/或以其他方式消除来自FLL电路中的放大器的输入的纹波。本文描述的示例FLL电路包括示例F2V转换器，该示例F2V转换器增加了由FLL电路生成的有效开关频率，并使用示例开关电容器陷波滤波器来减小和/或以其他方式消除由FLL电路生成的纹波的所有谐波。本文描述的示例FLL电路生成至放大器的输入，该输入基本上仅包括DC分量。与现有的FLL电路相比，本文描述的示例FLL电路包括更少的滤波部件、电容器等，并因此具有减小的面积(例如，硅面积、半导体面积等)。有利地，本文描述的示例FLL电路在参考节点上不需要大的去耦电容器。有利地，本文描述的示例FLL电路不需要相对较大的运算放大器输出电容器，也不需要添加电阻器以生成零以用于进行补偿和/或低通滤波。

响应于本文所述的F2V转换器增加了由FLL电路生成的有效频率，由于较高的非主导极点，本文所述的示例FLL电路实现了改进的环路补偿。本文描述的示例FLL电路包括示例F2V转换器，该转换器可以通过消除输送至放大器输入端的纹波来改善DC稳定性。与现有的FLL电路相比，本文描述的示例FLL电路不需要在压控振荡器的输入端处进行相对较大的滤波。响应于本文描述的较小的RC时间(例如，响应于较小的参考电容和较高的环路带宽)，本文描述的示例FLL电路实现了更快的环路动力学，诸如启动时间。

根据前述内容，将认识到已经公开了示例系统、方法、设备和制品，其通过实现电压调节环路和电流调节环路之间的平稳过渡来改善LDO电路的操作。本文所述的示例LDO电路使用极点分离方法来补偿电流调节环路中的两个高阻抗节点，同时使用一部分电压调节环路来创建包括在LDO电路中的放大器的第二级。有利地，示例LDO电路可以使用极点分离方法来最小化和/或以其他方式减少电压调节环路和电流调节环路之间的相互作用。有利地，通过最小化和/或以其他方式减少相互作用，可以独立地控制每个环路的稳定性。

本文公开了示例锁频环电路、低压降稳压器电路以及相关方法。其他示例及其组合包括以下内容：

示例1包括门驱动器集成电路，该门驱动器集成电路包括第一管芯和耦合至第一管芯的第二管芯，该第一管芯包括锁频环(FLL)电路，该FLL电路用于：生成具有第一相位和第一频率的第一时钟信号、具有第二相位和第一频率的第二时钟信号，第一相位不同于第二相位；并且控制多个开关网络以将第一频率增加到第二频率并基于第二频率生成反馈电压，第二管芯包括低压降电路和驱动器，该驱动器被配置为基于第一频率控制晶体管，第二管芯被配置为耦合至晶体管，该低压降电路用于基于通行门电压生成输出电压，该低压降电路响应于输出电流满足电流阈值而生成通行门电压。

示例2包括示例1所述的门驱动器集成电路，其中多个开关网络包括第一开关网络、第二开关网络、第三开关网络和第四开关网络，并且FLL电路包括：时钟分频器电路，其被配置为生成第一时钟信号和第二时钟信号；以及频率-电压(F2V)电路，其包括多个开关网络，该F2V电路被配置为通过以下方式生成反馈电压：控制第一开关网络和第二开关网络以将第一频率增加到第二频率，并控制第三开关网络和第四开关网络以基于第一频率和第二频率来生成反馈电压；以及放大器，该放大器被配置为基于反馈电压来生成控制信号，该时钟分频器电路用于基于控制信号生成第一时钟信号和第二时钟信号。

示例3包括示例2所述的门驱动器集成电路，其中第一开关网络包括：第一开关，其被配置为响应于第一时钟信号进行开关；第二开关，其耦合至第一开关，该第二开关被配置为响应于第二时钟信号进行开关；以及第一电容器，其耦合至第一开关和第二开关，该第一电容器用于响应于关断第一开关并且导通第二开关而将电荷输送至第二电容器。

示例4包括示例1所述的门驱动器集成电路，其中低压降电路包括电压调节环路，该电压调节环路包括：第一放大器，第一放大器具有第一输入端、第二输入端和第一输出端，第一输入端耦合至参考电压；缓冲器，该缓冲器耦合至第一输出端；第二放大器，第二放大器具有第三输入端和第二输出端，第三输入端耦合至缓冲器；电容器，该电容器耦合至第二输出端；第三放大器，第三放大器具有第四输入端和第三输出端，第四输入端耦合至电容器，第三输出端耦合至缓冲器；以及贝塔电路，该贝塔电路耦合至第二输入端。

示例5包括示例1所述的门驱动器集成电路，其中低压降电路包括电流调节环路，该电流调节环路包括：第一放大器，第一放大器具有第一输入端、第二输入端和第一输出端；第二放大器，第二放大器具有第三输入端和第二输出端，第二输出端耦合至第一输入端；第三放大器，第三放大器具有第四输入端和第三输出端，第四输入端耦合至第三输入端，第三输出端耦合至第二输入端；第四放大器，第四放大器具有第五输入端和第四输出端，第五输入端耦合至第一输出端和第三输出端；第五放大器，第五放大器具有第六输入端和第五输出端，第六输入端耦合至第四输出端；第六放大器，第六放大器具有第七输入端和第六输出端，第七输入端耦合至第五输出端；缓冲器，缓冲器具有第八输入端和第七输出端，第八输入端耦合至第六输出端；以及电容器，该电容器耦合至第三输入端、第四输入端、第五输出端和第七输出端。

示例6包括一种锁频环电路，该锁频环电路包括：放大器，该放大器具有放大器输入端和放大器输出端；振荡器，其耦合至放大器，该振荡器具有振荡器输入端和振荡器输出端，振荡器输入端耦合至放大器输出端；时钟分频器电路，该时钟分频器电路耦合至振荡器，该时钟分频器电路具有时钟分频器电路输入端和一个或多个时钟分频器电路输出端，时钟分频器电路输入端耦合至振荡器输出端；以及频率-电压(F2V)转换器，该F2V转换器耦合至时钟分频器电路和放大器，该F2V转换器具有F2V转换器输入端和F2V转换器输出端，F2V转换器输入端耦合至一个或多个时钟分频器电路输出端，F2V转换器输出端耦合至放大器输入端。

示例7包括示例6所述的锁频环电路，其中F2V转换器包括第一开关网络、耦合至第一开关网络的第二开关网络、耦合至第一开关网络和第二开关网络的第三开关网络、耦合至第一开关网络、第二开关网络和第三开关网络的第四开关网络、耦合至第一开关网络至第四开关网络的电阻器，以及耦合至电阻器和第一开关网络至第四开关网络的电容器。

示例8包括示例7所述的锁频环电路，其中电容器为第一电容器，并且第一开关网络包括：第一开关，其耦合至一个或多个时钟分频器电路输出端中的第一时钟分频器电路输出端；第二开关，其耦合至第一开关、电阻器和第一电容器；以及第二电容器，其耦合至第一开关和第二开关。

示例9包括示例8所述的锁频环电路，其中第一开关被配置为响应于具有第一相位的第一时钟信号进行开关，并且第二开关被配置为响应于具有与第一相位不同的第二相位的第二时钟信号进行开关，第一时钟信号来自第一时钟分频器电路输出端，第二时钟信号来自第二时钟分频器电路输出端。

示例10包括示例7所述的锁频环电路，其中电容器为第一电容器，并且其中第一开关网络包括：第一开关，第一开关被配置为响应于具有第一相位的第一时钟信号进行开关；第二开关，第二开关耦合至第一开关，第二开关被配置为响应于具有不同于第一相位的第二相位的第二时钟信号进行开关；以及第二电容器，第二电容器耦合至第一开关和第二开关，第二电容器响应于断开第一开关并导通第二开关而将电荷输送至第一电容器。

示例11包括示例10所述的锁频环电路，其中第二开关网络包括：第三开关，第三开关被配置为响应于第二时钟信号进行开关；第四开关，第四开关耦合至第三开关，第四开关被配置为响应于第一时钟信号进行开关；以及第三电容器，第三电容器耦合至第三开关和第四开关，第三电容器响应于关断第三开关并导通第四开关而将电荷输送至第一电容器。

示例12包括示例7所述的锁频环电路，其中第一开关网络包括第一开关和第二开关，第二开关耦合至第一开关、电阻器和电容器，第二开关网络包括第三开关第四开关，第四开关耦合至第二开关、第三开关、电阻器和电容器，第三开关网络包括第五开关和第六开关，第五开关耦合至第二开关、第四开关、电阻器和电容器，并且第四开关网络包括第七开关和第八开关，第七开关耦合至第八开关、第二开关、第四开关、第五开关、电阻器和电容器。

示例13包括示例12所述的锁频环电路，其中电容器为第一电容器，并且锁频环电路进一步包括耦合至第六开关、第八开关和放大器输入端的第二电容器。

示例14包括一种低压降电路，该低压降电路包括电压调节环路和电流调节环路，该电压调节环路被配置为耦合至集成电路的端子，该电压调节环路基于参考电压和低压降电路的输出电压的比较来生成通行门电压，该电流调节环路被配置为耦合至该端子，电流调节环路的一部分被包括在电压调节环路中，该电流调节环路响应于低压降电路的输出电流满足电流阈值而生成通行门电压，该输出电压基于通行门电压。

示例15包括示例14所述的低压降电路，其中电压调节环路包括：第一放大器，第一放大器具有第一输入端、第二输入端和第一输出端，第一输入端耦合至参考电压；缓冲器，该缓冲器耦合至第一输出端；第二放大器，第二放大器具有第三输入端和第二输出端，第三输入端耦合至缓冲器，第二输出端被配置为耦合至该端子；电容器，该电容器耦合至第二输出端；第三放大器，第三放大器具有第四输入端和第三输出端，第四输入端耦合至电容器，第三输出端耦合至缓冲器；以及贝塔电路，该贝塔电路耦合至第二输入端并且被配置为耦合至该端子。

示例16包括示例15所述的低压降电路，其中缓冲器和第二放大器被包括在电流调节环路中。

示例17包括示例15所述的低压降电路，其中第一放大器包括耦合至第二PMOS晶体管的第一PMOS晶体管，第二放大器包括第三PMOS晶体管，第三放大器包括第一NMOS晶体管，第一NMOS晶体管耦合至第一PMOS晶体管，贝塔电路包括耦合至第二电阻器的第一电阻器，第一电阻器耦合至第三PMOS晶体管，第二PMOS晶体管耦合至第一电阻器和第二电阻器，并且缓冲器包括第一电流源、第四PMOS晶体管和第二NMOS晶体管，第一电流源耦合至第二NMOS晶体管和第三PMOS晶体管，第四PMOS晶体管耦合至第一NMOS晶体管。

示例18包括示例14所述的低压降电路，其中电流调节环路包括：第一放大器，其具有第一输入端、第二输入端和第一输出端，第一输入端被配置为耦合至该端子；第二放大器，其具有第三输入端和第二输出端，第二输出端耦合至第一输入端并且被配置为耦合至该端子；第三放大器，其具有第四输入端和第三输出端，第四输入端耦合至第三输入端，第三输出端耦合至第二输入端；第四放大器，其具有第五输入端和第四输出端，第五输入端耦合至第一输出端和第三输出端；第五放大器，其具有第六输入端和第五输出端，第六输入端耦合至第四输出端；第六放大器，其具有第七输入端和第六输出端，第七输入端耦合至第五输出端；缓冲器，其具有第八输入端和第七输出端，第八输入端耦合至第六输出端；以及电容器，其耦合至第三输入端、第四输入端、第五输出端和第七输出端。

示例19包括示例18所述的低压降电路，其中第一放大器包括电流放大器和第一PMOS晶体管，该电流放大器具有第一输入端、第二输入端和输出端，该输出端耦合至第一PMOS晶体管的第一栅极端子，第二放大器包括第二PMOS晶体管，第二PMOS晶体管的第一漏极端子耦合至第一输入端，第三放大器包括第三PMOS晶体管，第二PMOS晶体管的第二栅极端子耦合至第三PMOS晶体管的第三栅极端子，第三PMOS晶体管的第二漏极端子耦合至第二输入端和第一PMOS晶体管的第一源极端子，并且第四放大器包括NMOS晶体管，NMOS晶体管的第四栅极端子耦合至NMOS晶体管的第三漏极端子，该第三漏极端子耦合至第一漏极端子。

示例20包括示例18所述的低压降电路，其中第五放大器包括具有第一漏极端子的第一NMOS晶体管，第六放大器包括具有第一源极端子、第二漏极端子和第一栅极端子的第一PMOS晶体管，第一栅极端子耦合至第一漏极端子，并且缓冲器包括：电流源；第二PMOS晶体管，其具有第二栅极端子、第二源极端子和第三漏极端子，第二栅极端子耦合至第二漏极端子，第二源极端子耦合至电流源；以及第二NMOS晶体管，其具有第三栅极端子和第四漏极端子，第三栅极端子耦合至第三漏极端子，第四漏极端子耦合至电流源和第二源极端子。

尽管本文已经公开了某些示例系统、方法、设备和制品，但是本专利的覆盖范围不限于此。相反，本专利涵盖了完全落入本专利的权利要求的范围内的所有系统、方法、设备和制品。

所附权利要求据此通过引用结合到该具体实施方式中，其中每个权利要求独立地作为本公开的单独的实施例。