阅读说明：本技术 相位同步电路、收发电路以及集成电路 (Phase synchronization circuit, transceiver circuit, and integrated circuit ) 是由 柘植政利 于 2018-07-10 设计创作，主要内容包括：本发明的相位同步电路具有：第一延迟电路(311),以第一延迟量对第一参照时钟信号进行延迟,输出第一延迟参照时钟信号,其中,上述第一延迟量能够调整；第一时钟控制电路(312～314、316),对上述第一延迟参照时钟信号和第一输出时钟信号的相位进行比较,基于上述比较的结果生成第一时钟控制信号；第一时钟信号生成电路(315),基于上述第一时钟控制信号生成上述第一输出时钟信号；以及第一监视电路(317、318),监视上述第一输出时钟信号的抖动,基于上述第一输出时钟信号的抖动的监视结果调整上述第一延迟量。(The phase synchronization circuit of the present invention includes: a first delay circuit (311) that delays a first reference clock signal by a first delay amount, which is adjustable, and outputs a first delayed reference clock signal; first clock control circuits (312 to 314, 316) that compare the phases of the first delayed reference clock signal and a first output clock signal and generate a first clock control signal based on the result of the comparison; a first clock signal generation circuit (315) for generating the first output clock signal based on the first clock control signal; and a first monitoring circuit (317, 318) that monitors jitter of the first output clock signal and adjusts the first delay amount based on a monitoring result of the jitter of the first output clock signal.)

相位同步电路、收发电路以及集成电路

技术领域

本发明涉及相位同步电路、收发电路以及集成电路。

背景技术

已知有使用了通过分频器生成将电压控制振荡器的输出时钟分频为规定的值的反馈时钟的锁相环的时钟产生电路(参照专利文献1)。相位比较器检测反馈时钟与输入基准时钟之间的相位差，生成用于使该相位差消失的相位误差信号，来控制电压控制振荡器的输出时钟。调整电路在输入基准时钟的频率变动大于规定的范围的情况下，将频率变动调整至规定的范围内。

另外，已知有包括用于生成表示对相位比较器的第一输入给予的信号与对相位比较器的第二输入给予的信号之间的相位差的信号的相位比较器的锁相环电路(参照专利文献2)。第一延迟元件对供给到相位比较器的第一输入的信号给予延迟。第二延迟元件对供给到相位比较器的第二输入的信号给予延迟。由第一延迟元件以及第二延迟元件中的至少一个给予的延迟根据相关的延迟控制值而变化。微控制器与第一延迟元件以及第二延迟元件结合，生成相关的延迟控制值。锁相环电路、第一延迟元件、第二延迟元件以及微控制器存在于相同的半导体基板上。

另外，已知有具有根据输入时钟生成相位插补控制信号的相位插补控制部的锁相环(参照专利文献3)。相位/频率检测器检测第二基准时钟与反馈时钟之间的相位差，输出表示相位差的相位误差信号。环路滤波器对相位误差信号进行滤波来生成第一控制信号。相位插补振荡器根据由相位插补控制信号控制的第一基准时钟和由第一控制信号控制的振荡条件生成进行了相位插补后的输出时钟。N分频电路(N是整数)对输出时钟进行N分频以生成反馈时钟。可变延迟模块与相位/频率检测器结合，使输入时钟延迟由第二控制信号控制的量来生成第二基准时钟。

专利文献1：日本特开2004－153332号公报

专利文献2：美国专利第9859901号说明书

专利文献3：美国专利第8253454号说明书

锁相环电路生成输出时钟信号。但是，有时在输出时钟信号产生抖动。抖动是在输出时钟信号的时间轴方向产生的高频的变动(波动)。

发明内容

在一个方面，本发明的目的在于提供能够减少输出时钟信号的抖动的相位同步电路、收发电路以及集成电路。

相位同步电路具有：第一延迟电路，以第一延迟量对第一参照时钟信号进行延迟，输出第一延迟参照时钟信号，其中，上述第一延迟量能够调整；第一时钟控制电路，对上述第一延迟参照时钟信号和第一输出时钟信号的相位进行比较，基于上述比较的结果生成第一时钟控制信号；第一时钟信号生成电路，基于上述第一时钟控制信号生成上述第一输出时钟信号；以及第一监视电路，监视上述第一输出时钟信号的抖动，基于上述第一输出时钟信号的抖动的监视结果调整上述第一延迟量。

在一个方面，能够减少第一输出时钟信号的抖动。

附图说明

图1是表示第一实施方式的集成电路的构成例的图。

图2是表示与多个锁相环电路共用连接的电源电位节点以及接地电位节点的图。

图3是表示锁相环电路的构成例的图。

图4是表示集成电路的控制方法的流程图。

图5是表示第二实施方式的锁相环电路的构成例的图。

图6是表示第三实施方式的锁相环电路的构成例的图。

图7是表示集成电路的控制方法的流程图。

图8是表示第四实施方式的收发电路的构成例的图。

图9是表示延迟电路的延迟量调整前的眼图案的图。

图10是表示延迟电路的延迟量调整后的眼图案的图。

具体实施方式

(第一实施方式)

图1是表示第一实施方式的集成电路100的构成例的图。集成电路100具有中央处理单元(CPU)101和多通道的收发电路111～114。

收发电路111具有发送电路(TX)121、锁相环(PLL)电路131、以及接收电路(RX)141。锁相环电路131是相位同步电路，生成输出时钟信号。发送电路121基于锁相环电路131生成的输出时钟信号发送发送数据。接收电路141基于锁相环电路131生成的输出时钟信号接收接收数据。中央处理单元101是内部电路，将发送数据输出到发送电路121，从接收电路141输入接收数据。发送电路121与锁相环电路131生成的输出时钟信号同步地将从中央处理单元101输入的发送数据从并行转换为串行，并将串行的发送数据发送到其他的集成电路。接收电路141具有时钟数据恢复(CDR)电路，与锁相环电路131生成的输出时钟信号同步地根据从其他的集成电路接收到的串行的接收信号，再现时钟信号和接收数据。而且，接收电路141将接收数据从串行转换为并行，并将并行的接收数据输出到中央处理单元101。

收发电路112具有发送电路122、锁相环电路132以及接收电路142。锁相环电路132是相位同步电路，生成输出时钟信号。发送电路122基于锁相环电路132生成的输出时钟信号发送发送数据。接收电路142基于锁相环电路132生成的输出时钟信号接收接收数据。中央处理单元101将发送数据输出到发送电路122，从接收电路142输入接收数据。发送电路122进行与发送电路121相同的处理。接收电路142进行与接收电路141相同的处理。

收发电路113具有发送电路123、锁相环电路133以及接收电路143。锁相环电路133是相位同步电路，生成输出时钟信号。发送电路123基于锁相环电路133生成的输出时钟信号发送发送数据。接收电路143基于锁相环电路133生成的输出时钟信号接收接收数据。中央处理单元101将发送数据输出到发送电路123，从接收电路143输入接收数据。发送电路123进行与发送电路121相同的处理。接收电路143进行与接收电路141相同的处理。

收发电路114具有发送电路124、锁相环电路134以及接收电路144。锁相环电路134是相位同步电路，生成输出时钟信号。发送电路124基于锁相环电路134生成的输出时钟信号发送发送数据。接收电路144基于锁相环电路134生成的输出时钟信号接收接收数据。中央处理单元101将发送数据输出到发送电路124，从接收电路144输入接收数据。发送电路124进行与发送电路121相同的处理。接收电路144进行与接收电路141相同的处理。

收发电路111～114分别具有锁相环电路131～134，所以能够使收发速度不同。但是，多个锁相环电路131～134相互较近地配置，所以容易产生电源噪声的干扰。

此外，也可以设置5个以上的收发电路111～114等。另外，也可以对每个收发电路111～114设置中央处理单元101。

图2是表示与多个锁相环电路131～134共用连接的电源电位节点VDD以及接地电位节点GND的图。存在3种电源连接方法。

在第一电源连接方法中，多个锁相环电路131～134在集成电路100内与共用的电源电位节点VDD以及接地电位节点GND连接。

在第二电源连接方法中，多个锁相环电路131～134的电源电位节点以及接地电位节点在集成电路100内分离。该情况下，多个锁相环电路131～134通过封装电源连接与共用的电源电位节点VDD以及接地电位节点GND连接。

在第三电源连接方法中，多个锁相环电路131～134的电源电位节点以及接地电位节点在集成电路100以及封装内分离。该情况下，多个锁相环电路131～134通过板电源连接与共用的电源电位节点VDD以及接地电位节点GND连接。

在集成电路100中设置有多个收发电路111～114的情况下，将封装的端子(球部件)按全部的收发电路111～114的每一个进行分离较困难。该情况下，形成第二电源连接方法的情况较多。

若多个锁相环电路131～134同时动作，则在多个锁相环电路131～134之间，经由电源电位节点VDD以及接地电位节点GND，电源噪声相互干扰。

图3是表示本实施方式的锁相环电路131以及132的构成例的图。

锁相环电路131具有延迟电路311、相位频率检测器(PFD)312、供给泵(CP)313、低通滤波器(LPF)314、电压控制振荡器(VCO)315、分频器(DIV)316、模拟数字转换器(ADC)317以及延迟控制电路318，生成输出时钟信号CK1。

延迟电路311以延迟量对参照时钟信号RCK进行延迟，输出延迟参照时钟信号RCKa，其中，该延迟量能够调整。参照时钟信号RCK例如是100MHz。分频器316对电压控制振荡器315生成的输出时钟信号CK1进行分频，将该分频后的时钟信号CK1a输出到相位频率检测器312。相位频率检测器312对延迟参照时钟信号RCKa和时钟信号CK1a的相位以及频率进行比较，基于该比较的结果将上升信号UP或者下降信号DN输出到供给泵313。供给泵313若被输入上升信号UP则升高控制信号V1的电压，若被输入下降信号DN则降低控制信号V1的电压。低通滤波器314对控制信号V1进行低通滤波，将该低通滤波后的时钟控制信号V1a输出到电压控制振荡器315。相位频率检测器312、供给泵313、低通滤波器314以及分频器316是生成时钟控制信号V1a的时钟控制电路的一个例子。电压控制振荡器315是时钟信号生成电路，生成基于时钟控制信号V1a的电压的频率的输出时钟信号CK1。输出时钟信号CK1例如是几GHz。此外，在后面描述模拟数字转换器317和延迟控制电路318。

锁相环电路132具有延迟电路321、相位频率检测器322、供给泵323、低通滤波器324、电压控制振荡器325以及分频器326，生成输出时钟信号CK2。

延迟电路321以规定的延迟量对参照时钟信号RCK进行延迟，输出延迟参照时钟信号RCKb。此外，延迟电路321也可以删除。分频器326对电压控制振荡器325生成的输出时钟信号CK2进行分频，将该分频后的时钟信号CK2b输出到相位频率检测器322。相位频率检测器322对延迟参照时钟信号RCKb和时钟信号CK2b的相位以及频率进行比较，基于该比较的结果将上升信号UP或者下降信号DN输出到供给泵323。供给泵323若被输入上升信号UP则升高控制信号V2的电压，若被输入下降信号DN则降低控制信号V2的电压。低通滤波器324对控制信号V2进行低通滤波，将该低通滤波后的时钟控制信号V2b输出到电压控制振荡器325。相位频率检测器322、供给泵323、低通滤波器324以及分频器326是生成时钟控制信号V2b的时钟控制电路的一个例子。电压控制振荡器325是时钟信号生成电路，生成基于时钟控制信号V2b的电压的频率的输出时钟信号CK2。此外，锁相环电路132也可以通过与锁相环电路131不同的构成来生成输出时钟信号CK2。

若锁相环电路131以及132同时动作，则在锁相环电路131以及132之间，经由电源电位节点VDD以及接地电位节点GND，电源噪声相互干扰。其结果是，在输出时钟信号CK1以及输出时钟信号CK2产生抖动。抖动是在输出时钟信号CK1以及CK2的时间轴方向产生的高频的变动(波动)。

输出时钟信号CK1的抖动的大小取决于电源噪声和输出时钟信号CK1的相位。因此，通过将输出时钟信号CK1的相位改变为适当的相位，能够减少输出时钟信号CK1的抖动。锁相环电路131通过延迟电路311改变延迟参照时钟信号RCKa的相位，来改变输出时钟信号CK1的相位，其结果是，能够减少输出时钟信号CK1的抖动。延迟控制电路318调整延迟电路311的延迟量，以使输出时钟信号CK1的抖动最小。

输出时钟信号CK1的抖动的大小取决于时钟控制信号V1a的变动量的大小。即，时钟控制信号V1a的变动量越大，输出时钟信号CK1的抖动越大。因此，模拟数字转换器317将时钟控制信号V1a从模拟转换为数字，将数字的控制信号D1输出到延迟控制电路318。延迟控制电路318通过延迟控制信号CTL1调整延迟电路311的延迟量，以使控制信号D1的变动量最小。由此，延迟控制电路318能够通过延迟控制信号CTL1调整延迟电路311的延迟量，以使输出时钟信号CK1的抖动最小。

具体而言，延迟控制电路318使延迟电路311的延迟量从最小值变化到最大值，按每个延迟量，检测控制信号D1的最大值和最小值，检测控制信号D1的最大值与最小值之间的差分作为变动量。而且，延迟控制电路318在延迟电路311的延迟量的从最小值到最大值中，搜索控制信号D1的变动量成为最小的延迟量，并固定延迟电路311的延迟量。由此，能够使输出时钟信号CK1的抖动成为最小。

通过改变延迟电路311的延迟量，从而延迟参照时钟信号RCKa的相位改变，由锁相环电路131引起的电源噪声的相位改变。由此，锁相环电路132生成的输出时钟信号CK2的抖动也减少。

如以上那样，模拟数字转换器317和延迟控制电路318是监视电路的一个例子，监视输出时钟信号CK1的抖动，基于输出时钟信号CK1的抖动的监视结果调整延迟电路311的延迟量。

图4是表示集成电路100的控制方法的流程图。在步骤S401中，中央处理单元101启动锁相环电路131以及锁相环电路132。在步骤S402中，中央处理单元101启动锁相环电路131的模拟数字转换器317。

在步骤S403中，延迟控制电路318将0(最小值)代入至延迟电路311的延迟量del。延迟量del也可以是延迟码。在步骤S404中，延迟控制电路318将0代入至变量i。

在步骤S405中，延迟控制电路318判定延迟量del是否小于最大延迟量n。延迟控制电路318在延迟量del小于最大延迟量n的情况下，进入步骤S406，在延迟量del不小于最大延迟量n的情况下，进入步骤S419。

在步骤S406中，延迟控制电路318将模拟数字转换器317输出的控制信号D1的值代入至最大值max以及最小值min。

在步骤S407中，延迟控制电路318判定变量i是否小于检测次数m。检测次数m是延迟控制电路318检测控制信号D1的次数。延迟控制电路318在变量i小于检测次数m的情况下，进入步骤S408，在变量i不小于检测次数m的情况下，进入步骤S414。

在步骤S408中，延迟控制电路318将模拟数字转换器317输出的控制信号D1的值代入至变量out。在步骤S409中，延迟控制电路318判定变量out是否大于最大值max。延迟控制电路318在变量out大于最大值max的情况下，进入步骤S412，在变量out不大于最大值max的情况下，进入步骤S410。

在步骤S412中，延迟控制电路318将变量out代入至最大值max，进入步骤S413。

在步骤S410中，延迟控制电路318判定变量out是否小于最小值min。延迟控制电路318在变量out小于最小值min的情况下，进入步骤S411，在变量out不小于最小值min的情况下，进入步骤S413。

在步骤S411中，延迟控制电路318将变量out代入至最小值min，进入步骤S413。

在步骤S413中，延迟控制电路318使变量i自加1，返回至步骤S407。通过反复执行m次上述的处理，能够检测控制信号D1的最大值max和最小值min。

在步骤S414中，延迟控制电路318将从最大值max减去最小值min所得的值代入至变动量amp。

在步骤S415中，延迟控制电路318判定延迟量del是否是0。延迟控制电路318在延迟量del是0的情况下，进入步骤S417，在延迟量del不是0的情况下，进入步骤S416。

在步骤S417中，延迟控制电路318将变动量amp代入至最小变动量amp＿min，将延迟量del代入至最小变动延迟量del＿min，进入步骤S418。

在步骤S416中，延迟控制电路318判定变动量amp是否小于最小变动量amp＿min。延迟控制电路318在变动量amp小于最小变动量amp＿min的情况下，进入步骤S417，在变动量amp不小于最小变动量amp＿min的情况下，进入步骤S418。

在步骤S418中，延迟控制电路318使延迟量del自加1，返回至步骤S404。从延迟量del的最小值0到最大值n为止，反复进行上述的处理。使延迟量del从最小值0变化到最大值n的情况下的变动量amp中的最小的变动量amp被代入至最小变动量amp＿min。在延迟量del的从最小值0到最大值n中，成为最小的变动量amp＿min的情况下的延迟量del被代入至最小变动延迟量del＿min。

在步骤S419中，延迟控制电路318将最小变动延迟量del＿min代入至延迟量del。在步骤S420中，延迟控制电路318固定延迟电路311的延迟量del，完成延迟量del的调整。之后，集成电路100进行通常动作。

(第二实施方式)

图5是表示第二实施方式的锁相环电路131以及132的构成例的图。以下，对本实施方式与第一实施方式的不同点进行说明。图5的锁相环电路131具有与图3的锁相环电路131相同的构成。图5的锁相环电路132相对于图3的锁相环电路132追加了模拟数字转换器327。

模拟数字转换器327将低通滤波器324输出的时钟控制信号V2b从模拟转换为数字，将数字的控制信号D2输出到延迟控制电路318。延迟控制电路318使延迟电路311的延迟量从最小值变化到最大值，搜索控制信号D1的变动量与控制信号D2的变动量的总和最小的延迟电路311的延迟量。然后，延迟控制电路318将延迟电路311的延迟量调整为控制信号D1的变动量与控制信号D2的变动量的总和最小的延迟量。具体的调整方法与图4的流程图相同。由此，能够减少锁相环电路131生成的输出时钟信号CK1的抖动和锁相环电路132生成的输出时钟信号CK2的抖动。

本实施方式也能够应用于三个以上的锁相环电路。对全部的锁相环电路131～134设置模拟数字转换器和可变的延迟电路，对全部的锁相环电路131～134设置共用的延迟控制电路318。延迟控制电路318使各锁相环电路131～134的延迟电路的延迟量变化，调整全部的锁相环电路131～134的延迟电路的延迟量，以使全部的锁相环电路131～134的控制信号D1、D2等的变动量的总和最小。

此外，也可以：即使全部的锁相环电路131～134的控制信号D1、D2等的变动量的总和最小，但在任意一个锁相环电路的控制信号的变动量大于阈值的情况下，也不采用该延迟量的组合。

(第三实施方式)

图6是表示第三实施方式的锁相环电路131～134的构成例的图。以下，对本实施方式与第一实施方式的不同点进行说明。锁相环电路131、锁相环电路132、锁相环电路133以及锁相环电路134按该顺序相互相邻地设置。锁相环电路132设置于锁相环电路131与锁相环电路133之间。锁相环电路133设置于锁相环电路132与锁相环电路134之间。

图6的锁相环电路131相对于图3的锁相环电路131删除了模拟数字转换器317以及延迟控制电路318。延迟电路311以规定的延迟量对参照时钟信号RCK进行延迟，将延迟参照时钟信号RCKa输出到相位频率检测器312。此外，延迟电路311也可以删除。

图6的锁相环电路132相对于图3的锁相环电路132追加了模拟数字转换器327以及延迟控制电路328。延迟电路321以延迟量对参照时钟信号RCK进行延迟，将延迟参照时钟信号RCKb输出到相位频率检测器322，其中，该延迟量能够调整。模拟数字转换器327将时钟控制信号V2b从模拟转换为数字，将数字的控制信号D2输出到延迟控制电路328。延迟控制电路328通过延迟控制信号CTL2调整延迟电路321的延迟量，以使控制信号D2的变动量最小。由此，延迟控制电路328能够通过延迟控制信号CTL2调整延迟电路321的延迟量，以使输出时钟信号CK2的抖动最小。模拟数字转换器327和延迟控制电路328是监视电路的一个例子，监视输出时钟信号CK2的抖动，基于输出时钟信号CK2的抖动的监视结果调整延迟电路321的延迟量。

锁相环电路133具有延迟电路331、相位频率检测器332、供给泵333、低通滤波器334、电压控制振荡器335、分频器336、模拟数字转换器337以及延迟控制电路338，生成输出时钟信号CK3。

延迟电路331以延迟量对参照时钟信号RCK进行延迟，输出延迟参照时钟信号RCKc，其中，该延迟量能够调整。分频器336对电压控制振荡器335生成的输出时钟信号CK3进行分频，将该分频后的时钟信号CK3c输出到相位频率检测器332。相位频率检测器332对延迟参照时钟信号RCKc和时钟信号CK3c的相位以及频率进行比较，基于该比较的结果将上升信号UP或者下降信号DN输出到供给泵333。供给泵333若被输入上升信号UP则升高控制信号V3的电压，若被输入下降信号DN则降低控制信号V3的电压。低通滤波器334对控制信号V3进行低通滤波，将该低通滤波后的时钟控制信号V3c输出到电压控制振荡器335。相位频率检测器332、供给泵333、低通滤波器334以及分频器336是生成时钟控制信号V3c的时钟控制电路的一个例子。电压控制振荡器335是时钟信号生成电路，生成基于时钟控制信号V3c的电压的频率的输出时钟信号CK3。模拟数字转换器337将时钟控制信号V3c从模拟转换为数字，将数字的控制信号D3输出到延迟控制电路338。延迟控制电路338通过延迟控制信号CTL3调整延迟电路331的延迟量，以使控制信号D3的变动量最小。由此，延迟控制电路338能够通过延迟控制信号CTL3调整延迟电路331的延迟量，以使输出时钟信号CK3的抖动最小。模拟数字转换器337和延迟控制电路338是监视电路的一个例子，监视输出时钟信号CK3的抖动，基于输出时钟信号CK3的抖动的监视结果调整延迟电路331的延迟量。

锁相环电路134具有延迟电路341、相位频率检测器342、供给泵343、低通滤波器344、电压控制振荡器345、分频器346、模拟数字转换器347以及延迟控制电路348，生成输出时钟信号CK4。

延迟电路341以延迟量对参照时钟信号RCK进行延迟，输出延迟参照时钟信号RCKd，其中，该延迟量能够调整。分频器346对电压控制振荡器345生成的输出时钟信号CK4进行分频，将该分频后的时钟信号CK4d输出到相位频率检测器342。相位频率检测器342对延迟参照时钟信号RCKd和时钟信号CK4d的相位以及频率进行比较，基于该比较的结果将上升信号UP或者下降信号DN输出到供给泵343。供给泵343若被输入上升信号UP则升高控制信号V4的电压，若被输入下降信号DN则降低控制信号V4的电压。低通滤波器344对控制信号V4进行低通滤波，将该低通滤波后的时钟控制信号V4d输出到电压控制振荡器345。相位频率检测器342、供给泵343、低通滤波器344以及分频器346是生成时钟控制信号V4d的时钟控制电路的一个例子。电压控制振荡器345是时钟信号生成电路，生成基于时钟控制信号V4d的电压的频率的输出时钟信号CK4。模拟数字转换器347将时钟控制信号V4d从模拟转换为数字，将数字的控制信号D4输出到延迟控制电路348。延迟控制电路348通过延迟控制信号CTL4调整延迟电路341的延迟量，以使控制信号D4的变动量最小。由此，延迟控制电路348能够通过延迟控制信号CTL4调整延迟电路341的延迟量，以使输出时钟信号CK4的抖动最小。模拟数字转换器347和延迟控制电路348是监视电路的一个例子，监视输出时钟信号CK4的抖动，基于输出时钟信号CK4的抖动的监视结果调整延迟电路341的延迟量。

图7是表示本实施方式的集成电路100的控制方法的流程图。对于锁相环电路131～134而言，距离近的锁相环电路之间的电源噪声的干扰较大，距离远的锁相环电路之间的电源噪声的干扰较小。因此，在本实施方式中，通过按顺序进行用于在锁相环电路131～134中的相邻的锁相环电路之间使抖动成为最小的延迟量的调整，来抑制全部的锁相环电路之间的电源噪声的干扰。由此，能够减少全部的锁相环电路131～134的输出时钟信号CK1～CK4的抖动。

在步骤S701中，中央处理单元101控制为使锁相环电路131以及132动作，使其他的锁相环电路133以及134等不动作的状态。

接下来，在步骤S702中，延迟控制电路328与图4的流程图相同地，观测控制信号D2的变动量，调整延迟电路321的延迟量，以使控制信号D2的变动量最小。由此，能够抑制相邻的锁相环电路131以及132之间的电源噪声的干扰，减少输出时钟信号CK1以及CK2的抖动。

接下来，在步骤S703中，中央处理单元101控制为使锁相环电路131～133动作，使其他的锁相环电路134等不动作的状态。

接下来，在步骤S704中，延迟控制电路338与图4的流程图相同地，观测控制信号D3的变动量，调整延迟电路331的延迟量，以使控制信号D3的变动量最小。由此，能够抑制相邻的锁相环电路131～133之间的电源噪声的干扰，减少输出时钟信号CK1～CK3的抖动。

接下来，在步骤S705中，中央处理单元101控制为使锁相环电路131～134动作，使其他的锁相环电路不动作的状态。

接下来，在步骤S706中，延迟控制电路348与图4的流程图相同地，观测控制信号D4的变动量，调整延迟电路341的延迟量，以使控制信号D4的变动量最小。由此，能够抑制相邻的锁相环电路131～134之间的电源噪声的干扰，减少输出时钟信号CK1～CK4的抖动。

之后，对全部的锁相环电路进行相同的处理。由此，能够减少全部的锁相环电路的输出时钟信号的抖动。

(第四实施方式)

图8是表示第四实施方式的收发电路111以及112的构成例的图。以下，对本实施方式与第一实施方式的不同点进行说明。

收发电路111具有发送电路121、锁相环电路131、接收电路141以及眼监视器151。图8的锁相环电路131相对于图3的锁相环电路131删除了模拟数字转换器317。发送电路121与锁相环电路131生成的输出时钟信号CK1同步地发送由图案生成器生成的测试图案数据。接收电路141的输入端子能够切换。在图1的通常模式下，接收电路141的输入端子与其他的集成电路连接，接收电路141接收其他的集成电路发送的数据。在图8的调整模式下，接收电路141的输入端子与发送电路121的输出端子连接，接收电路141接收发送电路121发送的数据。如图9以及图10所示，眼监视器151检测接收电路141接收到的数据的眼图案的开口901以及1001。眼图案是通过使多个数据迁移图案在时间轴上重叠而形成的图案。延迟控制电路318基于眼监视器151检测出的眼图案的开口901以及1001，调整延迟电路311的延迟量，以使输出时钟信号CK1的抖动最小。

收发电路112具有发送电路122、锁相环电路132、接收电路142以及眼监视器152。图8的锁相环电路132具有与图3的锁相环电路132相同的构成。发送电路122与锁相环电路132生成的输出时钟信号CK2同步地发送由图案生成器生成的测试图案数据。接收电路142的输入端子能够切换。在图1的通常模式下，接收电路142的输入端子与其他的集成电路连接，接收电路142接收其他的集成电路发送的数据。在图8的调整模式下，接收电路142的输入端子与发送电路122的输出端子连接，接收电路142接收发送电路122发送的数据。眼监视器152检测接收电路142接收到的数据的眼图案的开口。

此外，由于不进行延迟电路321的延迟量的控制，所以发送电路122也可以不发送测试图案数据。接收电路142的输入端子也可以不与发送电路122的输出端子连接。眼监视器152也可以删除。

图9是表示延迟电路311的延迟量调整前的眼图案的图。眼监视器151检测眼图案的开口901。在延迟电路311的延迟量不适当的情况下，输出时钟信号CK1的抖动变大，眼图案的开口901变小。

图10是表示延迟电路311的延迟量调整后的眼图案的图。眼监视器151检测眼图案的开口1001。在延迟电路311的延迟量适当的情况下，输出时钟信号CK1的抖动变小，眼图案的开口1001变大。

延迟控制电路318调整延迟电路311的延迟量，以使眼图案的开口面积最大。即，延迟控制电路318根据基于输出时钟信号CK1生成的发送信号的眼图案的开口调整延迟电路311的延迟量。

例如，眼监视器151通过利用主取样器和监视器用取样器对接收电路141的输出信号进行取样并与阈值比较，来进行二进制判定。此时，眼监视器151通过一边改变监视器用取样器的取样相位和阈值，一边对使用主取样器判定出的值和使用监视器用取样器判定出的值进行比较，来检测眼图案的开口。延迟控制电路318搜索眼图案的开口面积成为最大的延迟电路311的延迟量。而且，延迟控制电路318调整延迟电路311的延迟量，以使眼图案的开口面积最大。由此，能够减少输出时钟信号CK1以及CK2的抖动。

此外，从抖动的观点来看，延迟控制电路318也可以调整延迟电路311的延迟量，以使眼图案的时间轴方向的中央部的开口面积最大。

另外，也可以代替上述的接收电路141以及眼监视器151，而使用其他的集成电路内的接收电路以及眼监视器。该情况下，发送电路121与输出时钟信号CK1同步地将测试图案数据发送到其他的集成电路。在其他的集成电路中，接收电路接收该测试图案数据，眼监视器151检测该测试图案数据的眼图案的开口。延迟控制电路318调整延迟电路311的延迟量，以使由其他的集成电路的眼监视器检测出的眼图案的开口面积最大。

另外，能够对图8所示的第四实施方式的锁相环电路131、132进行以下那样的变形。

例如，也可以与图5所示的第二实施方式的锁相环电路131、132相同地，延迟控制电路318除了眼监视器151检测出的眼图案的开口之外，还基于眼监视器152检测出的眼图案的开口，调整延迟电路311的延迟量，以使眼监视器151以及152检测出的2个眼图案的开口面积的总和最大。

另外，也可以与图6所示的第三实施方式的锁相环电路131～134相同地，除了图8的锁相环回131、132之外，也可以相互相邻地还设置与锁相环电路131相同的电路，并按顺序进行用于在相邻的锁相环电路之间使抖动最小的延迟量的调整。

此外，上述实施方式均只不过表示实施本发明时的具体化的例子，不能通过这些实施方式限定地解释本发明的技术范围。即，本发明能够不脱离其技术思想或者其主要特征来以各种形式实施。

产业上的可利用性

在一个方面，能够减少输出时钟信号的抖动。