阅读说明：本技术 电压生成模组和电源管理芯片 (Voltage generation module and power management chip ) 是由 周拥华 于 2020-11-25 设计创作，主要内容包括：本发明提供一种电压生成模组和电源管理芯片。电压生成模组,包括基准电压生成电路、比较电路、开关电路和电压控制电路；基准电压生成电路生成第一基准电压和第二基准电压；比较电路提供开启控制信号或关断控制信号；电压控制电路在开关电路控制输入端与电压输出端之间断开时,控制根据第一基准电压控制电压输出端输出的输出电压信号。本发明解决现有的电压生成模组不能在不设置额外的掩膜层或带隙基准模块的前提下,准确的生成输出电压信号,以使得当输入电压低于预定输出电压时,所述输出电压信号为输入电压,当输入电压高于所述预定输出电压时,所述输出电压信号的电压值稳定在设定电压值的问题。(The invention provides a voltage generation module and a power management chip. The voltage generation module comprises a reference voltage generation circuit, a comparison circuit, a switch circuit and a voltage control circuit; a reference voltage generation circuit generates a first reference voltage and a second reference voltage; the comparison circuit provides a turn-on control signal or a turn-off control signal; the voltage control circuit controls an output voltage signal output by the voltage output end according to the first reference voltage when the switch circuit is disconnected between the control input end and the voltage output end. The invention solves the problem that the existing voltage generation module can not accurately generate an output voltage signal on the premise of not arranging an additional mask layer or a band-gap reference module, so that the output voltage signal is an input voltage when the input voltage is lower than a preset output voltage, and the voltage value of the output voltage signal is stabilized at a set voltage value when the input voltage is higher than the preset output voltage.)

电压生成模组和电源管理芯片

技术领域

本发明涉及电压生成技术领域，尤其涉及一种电压生成模组和电源管理芯片。

背景技术

对于宽输入电压范围(2.5V～45V)的电源管理芯片，需要额外产生一个电压VDD作为内部核心电路的供电电源。当输入电压低于VDD的设定值时，VDD跟随输入电压；当输入电压高于VDD的设定值时，VDD稳定在预定值。传统的用于生成VDD的电压生成模组不能在不设置额外的掩膜层或带隙基准模块的前提下，准确的生成VDD。

发明内容

本发明的主要目的在于提供一种电压生成模组和电源管理芯片，解决现有的电压生成模组不能在不设置额外的掩膜层或带隙基准模块的前提下，准确的生成输出电压信号，以使得当输入电压低于预定输出电压时，所述输出电压信号为输入电压，当输入电压高于所述预定输出电压时，所述输出电压信号的电压值稳定在设定电压值的问题。

为了达到上述目的，本发明提供了一种电压生成模组，包括基准电压生成电路、比较电路、开关电路和电压控制电路，其中，

所述基准电压生成电路分别与输入端、第一基准电压端和第二基准电压端电连接，用于根据所述输入端提供的输入电压生成第一基准电压和第二基准电压，并通过所述第一基准电压端输出所述第一基准电压，并通过所述第二基准电压端输出所述第二基准电压；

所述比较电路分别与所述输入端和所述第二基准电压端电连接，用于比较所述第二基准电压和所述输入电压，当比较得到所述输入电压小于所述第二基准电压时，向所述开关电路的控制端提供开启控制信号，并用于当比较得到所述输入电压大于所述第二基准电压时，向所述开关电路的控制端提供关断控制信号；

所述开关电路的控制端与所述比较电路电连接，所述开关电路的第一端与输入端电连接，所述开关电路的第二端与电压输出端电连接，所述开关电路用于当其控制端接收到所述开启控制信号时，控制所述输入端与所述电压输出端之间连通，还用于在所述控制端接收到所述关断控制信号时，控制所述输入端与所述电压输出端之间断开；

所述电压控制电路分别与所述第一基准电压端和所述电压输出端电连接，用于在所述开关电路控制所述输入端与所述电压输出端之间断开时，根据所述第一基准电压，控制所述电压输出端输出的输出电压信号。

可选的，所述基准电压生成电路包括第一生成支路、第二生成支路和第三生成支路；所述第一生成支路包括第一控制端，所述第二生成支路包括第二控制端，所述第三生成支路包括第三控制端；所述第一控制端、所述第二控制端和所述第三控制端相互电连接；

流过所述第一生成支路的第一电流、流过所述第二生成支路的第二电流和流过所述第三生成支路的第三电流相等；

所述第一生成支路与所述输入端电连接，用于根据所述输入电压生成所述第一电流；

所述第二生成支路与所述第一基准电压端电连接，用于根据所述第一基准电压端生成所述第二电流；

所述第三生成支路与所述第二基准电压端电连接，用于根据所述第二基准电压生成所述第三电流。

可选的，所述第一生成支路包括第一生成晶体管、第二生成晶体管、第一电阻、第二电阻、第一控制晶体管、第二控制晶体管和第三控制晶体管，其中，

所述第一控制晶体管的第一极与所述输入端电连接，所述第一控制晶体管的控制极与所述第一控制晶体管的第二极都与所述第一控制端电连接；

所述第二控制晶体管的控制极与所述第一控制端电连接，所述第二控制晶体管的第一极与所述输入端电连接，所述第二控制晶体管的第二极与所述第一生成晶体管的第一极电连接；

所述第三控制晶体管的控制极分别与启动控制端和所述第一生成晶体管的第一极电连接，所述第三控制晶体管的第一极与所述第一控制端电连接，所述第三控制晶体管的第二极分别与所述第一生成晶体管的控制极和所述第一电阻的第一端电连接；

所述第一生成晶体管的第二极分别与所述第一电阻的第二端和第一电压端电连接；

所述第二电阻的第一端与所述第三控制晶体管的第二极电连接，所述第二电阻的第二端与所述第二生成晶体管的第一极电连接；

所述第二生成晶体管的控制极与所述第二生成晶体管的第一极电连接，所述第二生成晶体管的第二极与所述第一电阻的第二端电连接；

所述第一电流为流过所述第一电阻的电流与流过所述第二电阻的电流之和。

可选的，所述第一生成晶体管和所述第二生成晶体管为NPN型三极管；

所述第一控制晶体管和所述第二控制晶体管为P型晶体管，所述第三控制晶体管为N型晶体管。

可选的，所述第二生成支路包括第四控制晶体管和第三电阻电路；

所述第四控制晶体管的控制极与所述第二控制端电连接，所述第四控制晶体管的第一极与所述输入端电连接，所述第四控制晶体管的第二极通过所述第三电阻电路与所述第一电压端电连接；

所述第二电流为流过所述第三电阻电路的电流。

可选的，所述第三电阻电路包括相互串联的至少一个第三电阻；

所述第四控制晶体管为P型晶体管。

可选的，所述第三生成电路包括第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管和第四电阻；

所述第五控制晶体管的控制极与所述第三控制端电连接，所述第五控制晶体管的第一极与所述输入端电连接，所述第五控制晶体管的第二极与所述第四电阻的第一端电连接；

所述第六控制晶体管的控制极与所述第三控制端电连接，所述第六控制晶体管的第一极与所述输入端电连接，所述第六控制晶体管的第二极与所述第八控制晶体管的第一极电连接；

所述第七控制晶体管的控制极与所述第八控制晶体管的控制极电连接，所述第七控制晶体管的第一极与所述第四电阻的第二端电连接，所述第七控制晶体管的第二极与所述第八控制晶体管的第二极电连接；

所述第八控制晶体管的控制极与所述第八控制晶体管的第一极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；

所述第四电阻的第一端与所述第二基准电压端电连接。

可选的，所述五控制晶体管、所述第六控制晶体管、所述第七控制晶体管和所述第八控制晶体管为P型晶体管。

可选的，所述比较电路包括第一比较晶体管、第二比较晶体管、第三比较晶体管和第四比较晶体管；

所述第一比较晶体管的控制极与所述第二比较晶体管的控制极电连接，所述第一比较晶体管的第一极与所述输入端电连接，所述第一比较晶体管的第二极与所述开关电路的控制端电连接；

所述第二比较晶体管的控制极与所述第二比较晶体管的第二极电连接，所述第二比较晶体管的第一极与所述输入端电连接，所述第二比较晶体管的第二极与所述第四电阻的第一端电连接；

所述第三比较晶体管的控制极与启动控制端电连接，所述第三比较晶体管的第一极与所述开关电路的控制端电连接，所述第三比较晶体管的第二极与第一电压端电连接；

所述第四比较晶体管的控制极与所述第三比较晶体管的控制极电连接，所述第四比较晶体管的第一极与所述第四电阻的第二端电连接，所述第四比较晶体管的第二极与所述第一电压端电连接。

可选的，所述第一比较晶体管和所述第二比较晶体管都为P型晶体管，所述第三比较晶体管和所述第四比较晶体管都为N型晶体管。

可选的，所述开关电路包括开关晶体管；

所述开关晶体管的控制极为所述开关电路的控制端，所述开关晶体管的第一极为所述开关电路的第一端，所述开关晶体管的第二极为所述开关电路的第二端。

可选的，所述开关晶体管为P型晶体管。

可选的，所述电压控制电路包括缓冲器、电压控制晶体管和控制电容；

所述缓冲器的输入端与所述第一基准电压端电连接，所述缓冲器的输出端与所述电压控制晶体管的控制极电连接；所述缓冲器用于将所述第一基准电压提供至所述电压控制晶体管的控制极；

所述电压控制晶体管的第一极与所述输入端电连接，所述电压控制晶体管的第二极与所述电压输出端电连接；

所述控制电容的第一端与所述缓冲器的输出端电连接，所述控制电容的第二端与第一电压端电连接。

可选的，所述电压控制晶体管为N型晶体管。

可选的，本发明所述的电压生成模组还包括第九控制晶体管；所述基准电压生成电路包括第二生成支路；所述第二生成支路包括第四控制晶体管和第三电阻电路；

所述第四控制晶体管的第二极通过所述第九控制晶体管与所述第三电阻电路电连接；

所述第九控制晶体管的控制极与所述缓冲器的输入端电连接，所述第九控制晶体管的第一极与所述第四控制晶体管的第二极电连接，所述第九控制晶体管的第二极通过所述第三电阻电路与所述第一电压端电连接。

可选的，所述第九控制晶体管为N型晶体管。

本发明还提供了一种电源管理芯片，包括上述的电压生成模组。

本发明实施例所述的电压生成模组和电源管理芯片采用了基准电压生成电路、比较电路、开关电路和电压控制电路，可以根据输入电压生成所述输出电压信号；当输入电压低于预定输出电压时，所述输出电压信号为输入电压，当输入电压高于所述预定输出电压时，所述输出电压信号的电压值稳定在设定电压值。本发明实施例所述的电压生成模组的结构不复杂，并且本发明实施例所述的电压生成模组不需要额外的mask layer(掩膜层)和Bandgap(带隙基准)模块。

附图说明

图1是本发明实施例所述的电压生成模组的结构图；

图2是本发明实施例所述的电压生成模组的电路图；

图3是本发明另一实施例所述的电压生成模组的电路图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极；或者，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极。

本发明实施例所述的电压生成模组包括基准电压生成电路11、比较电路12、开关电路13和电压控制电路14，其中，

所述基准电压生成电路11分别与输入端、第一基准电压端Vt1和第二基准电压端Vt2电连接，用于根据所述输入端提供的输入电压VIN生成第一基准电压Vreg和第二基准电压Vldo，并通过所述第一基准电压端Vt1输出所述第一基准电压Vreg，并通过所述第二基准电压端Vt2输出所述第二基准电压Vldo；

所述比较电路12分别与所述输入端和所述第二基准电压端Vt2电连接，用于比较所述第二基准电压Vldo和所述输入电压VIN，当比较得到所述输入电压VIN小于所述第二基准电压Vldo时，向所述开关电路13的控制端提供开启控制信号，并用于当比较得到所述输入电压VIN大于所述第二基准电压Vldo时，向所述开关电路13的控制端提供关断控制信号；

所述开关电路13的控制端与所述比较电路12电连接，所述开关电路13的第一端与输入端电连接，所述开关电路13的第二端与电压输出端O1电连接，所述开关电路13用于当其控制端接收到所述开启控制信号时，控制所述输入端与所述电压输出端O1之间连通，还用于在所述控制端接收到所述关断控制信号时，控制所述输入端与所述电压输出端O1之间断开；

所述电压控制电路14分别与所述第一基准电压端Vt1和所述电压输出端O1电连接，用于在所述开关电路控制所述输入端与所述电压输出端O1之间断开时，根据所述第一基准电压Vreg，控制所述电压输出端O1输出的输出电压信号。

本发明实施例所述的电压生成模组采用了基准电压生成电路11、比较电路12、开关电路13和电压控制电路14，可以根据输入电压VIN生成所述输出电压信号；当输入电压VIN低于预定输出电压时，所述输出电压信号为输入电压VIN，当输入电压VIN高于所述预定输出电压时，所述输出电压信号的电压值稳定在设定电压值。本发明实施例所述的电压生成模组的结构不复杂，并且本发明实施例所述的电压生成模组不需要额外的mask layer(掩膜层)和Bandgap(带隙基准)模块，并产生的输出电压信号不受温度影响，且能在输入电压较低时(例如，小于3V)很好跟随输入电压，满足低压工作需求。

在具体实施时，所述基准电压生成电路可以包括第一生成支路、第二生成支路和第三生成支路；所述第一生成支路包括第一控制端，所述第二生成支路包括第二控制端，所述第三生成支路包括第三控制端；所述第一控制端、所述第二控制端和所述第三控制端相互电连接；

流过所述第一生成支路的第一电流、流过所述第二生成支路的第二电流和流过所述第三生成支路的第三电流相等；

所述第一生成支路与所述输入端电连接，用于根据所述输入电压生成所述第一电流；

所述第二生成支路与所述第一基准电压端电连接，用于根据所述第一基准电压端生成所述第二电流；

所述第三生成支路与所述第二基准电压端电连接，用于根据所述第二基准电压生成所述第三电流。

在本发明实施例中，所述基准电压生成电路可以包括第一生成支路、第二生成支路和第三生成支路，所述第一生成支路根据所述输入电压生成所述第一电流，所述第二生成支路根据所述第一基准电压端生成所述第二电流；所述第三生成支路根据所述第二基准电压生成所述第三电流，并所述第一控制端、所述第二控制端和所述第三控制端相互电连接，以使得流过所述第一生成支路的第一电流、流过所述第二生成支路的第二电流和流过所述第三生成支路的第三电流相等，从而能够得到与温度无关的第一基准电压和与温度无关的第二基准电压。

可选的，所述第一生成支路包括第一生成晶体管、第二生成晶体管、第一电阻、第二电阻、第一控制晶体管、第二控制晶体管和第三控制晶体管，其中，

所述第一控制晶体管的第一极与所述输入端电连接，所述第一控制晶体管的控制极与所述第一控制晶体管的第二极都与所述第一控制端电连接；

所述第二控制晶体管的控制极与所述第一控制端电连接，所述第二控制晶体管的第一极与所述输入端电连接，所述第二控制晶体管的第二极与所述第一生成晶体管的第一极电连接；

所述第三控制晶体管的控制极分别与启动控制端和所述第一生成晶体管的第一极电连接，所述第三控制晶体管的第一极与所述第一控制端电连接，所述第三控制晶体管的第二极分别与所述第一生成晶体管的控制极和所述第一电阻的第一端电连接；

所述第一生成晶体管的第二极分别与所述第一电阻的第二端和第一电压端电连接；

所述第二电阻的第一端与所述第三控制晶体管的第二极电连接，所述第二电阻的第二端与所述第二生成晶体管的第一极电连接；

所述第二生成晶体管的控制极与所述第二生成晶体管的第一极电连接，所述第二生成晶体管的第二极与所述第一电阻的第二端电连接；

所述第一电流为流过所述第一电阻的电流与流过所述第二电阻的电流之和。

在具体实施时，所述启动控制端可以与启动控制电路电连接；

所述启动控制电路可以用于在进行电压生成时输出启动控制电流信号。

可选的，所述第一电压端可以为地端或低电压端，但不以此为限。

在本发明实施例中，所述第一生成晶体管和所述第二生成晶体管为NPN型三极管；

所述第一控制晶体管和所述第二控制晶体管为P型晶体管，所述第三控制晶体管为N型晶体管；

但不以此为限。

可选的，所述第二生成支路包括第四控制晶体管和第三电阻电路；

所述第四控制晶体管的控制极与所述第二控制端电连接，所述第四控制晶体管的第一极与所述输入端电连接，所述第四控制晶体管的第二极通过所述第三电阻电路与所述第一电压端电连接；

所述第二电流为流过所述第三电阻电路的电流。

在具体实施时，所述第三电阻电路可以包括相互串联的至少一个第三电阻；

所述第四控制晶体管为P型晶体管，但不以此为限。

可选的，所述第三生成电路包括第五控制晶体管、第六控制晶体管、第七控制晶体管、第八控制晶体管和第四电阻；

所述第五控制晶体管的控制极与所述第三控制端电连接，所述第五控制晶体管的第一极与所述输入端电连接，所述第五控制晶体管的第二极与所述第四电阻的第一端电连接；

所述第六控制晶体管的控制极与所述第三控制端电连接，所述第六控制晶体管的第一极与所述输入端电连接，所述第六控制晶体管的第二极与所述第八控制晶体管的第一极电连接；

所述第七控制晶体管的控制极与所述第八控制晶体管的控制极电连接，所述第七控制晶体管的第一极与所述第四电阻的第二端电连接，所述第七控制晶体管的第二极与所述第八控制晶体管的第二极电连接；

所述第八控制晶体管的控制极与所述第八控制晶体管的第一极电连接，所述第八控制晶体管的第二极与所述第一电压端电连接；

所述第四电阻的第一端与所述第二基准电压端电连接。

在本发明实施例中，所述五控制晶体管、所述第六控制晶体管、所述第七控制晶体管和所述第八控制晶体管为P型晶体管，但不以此为限。

可选的，所述比较电路包括第一比较晶体管、第二比较晶体管、第三比较晶体管和第四比较晶体管；

所述第一比较晶体管的控制极与所述第二比较晶体管的控制极电连接，所述第一比较晶体管的第一极与所述输入端电连接，所述第一比较晶体管的第二极与所述开关电路的控制端电连接；

所述第二比较晶体管的控制极与所述第二比较晶体管的第二极电连接，所述第二比较晶体管的第一极与所述输入端电连接，所述第二比较晶体管的第二极与所述第四电阻的第一端电连接；

所述第三比较晶体管的控制极与启动控制端电连接，所述第三比较晶体管的第一极与所述开关电路的控制端电连接，所述第三比较晶体管的第二极与第一电压端电连接；

所述第四比较晶体管的控制极与所述第三比较晶体管的控制极电连接，所述第四比较晶体管的第一极与所述第四电阻的第二端电连接，所述第四比较晶体管的第二极与所述第一电压端电连接。

在本发明实施例中，所述第一比较晶体管和所述第二比较晶体管都为P型晶体管，所述第三比较晶体管和所述第四比较晶体管都为N型晶体管，但不以此为限。

可选的，所述开关电路包括开关晶体管；

所述开关晶体管的控制极为所述开关电路的控制端，所述开关晶体管的第一极为所述开关电路的第一端，所述开关晶体管的第二极为所述开关电路的第二端。

在本发明实施例中，所述开关晶体管可以为P型晶体管，但不以此为限。

可选的，其特征在于，所述电压控制电路包括缓冲器、电压控制晶体管和控制电容；

所述缓冲器的输入端与所述第一基准电压端电连接，所述缓冲器的输出端与所述电压控制晶体管的控制极电连接；所述缓冲器用于将所述第一基准电压提供至所述电压控制晶体管的控制极；

所述电压控制晶体管的第一极与所述输入端电连接，所述电压控制晶体管的第二极与所述电压输出端电连接；

所述控制电容的第一端与所述缓冲器的输出端电连接，所述控制电容的第二端与第一电压端电连接。

在具体实施时，所述缓冲器能够提升其输出端的驱动能力。

在本发明实施例中，所述电压控制晶体管为N型晶体管，但不以此为限。

如图2所示，在图1所示的电压生成模组的实施例的基础上，所述电压生成模组还包括启动控制电路20；所述基准电压生成电路可以包括第一生成支路21、第二生成支路22和第三生成支路23；

所述第一生成支路21包括第一生成晶体管Q1、第二生成晶体管Q2、第一电阻R1、第二电阻R2、第一控制晶体管M1、第二控制晶体管M2和第三控制晶体管M3，其中，

所述第一控制晶体管M1的源极与所述输入端电连接，所述第一控制晶体管M1的栅极与所述第一控制晶体管M1的漏极都与第一控制端电连接；所述输入端用于提供输入电压VIN；第一控制端、第二控制端和第三控制端相互电连接；

所述第二控制晶体管M2的栅极与所述第一控制端电连接，所述第二控制晶体管M2的源极与所述输入端电连接，所述第二控制晶体管M2的漏极与所述第一生成晶体管Q1的集电极电连接；

所述第三控制晶体管M3的栅极分别与启动控制端S1和所述第一生成晶体管Q1的集电极电连接，所述第三控制晶体管M3的漏极与所述第一控制端电连接，所述第三控制晶体管M3的源极分别与所述第一生成晶体管Q1的基极和所述第一电阻R1的第一端电连接；

所述第一生成晶体管Q2的发射极分别与所述第一电阻R1的第二端和地端GND电连接；

所述第二电阻R2的第一端与所述第三控制晶体管M3的漏极电连接，所述第二电阻R2的第二端与所述第二生成晶体管Q2的集电极电连接；

所述第二生成晶体管Q2的基极与所述第二生成晶体管Q2的集电极电连接，所述第二生成晶体管Q2的发射极与所述第一电阻R1的第二端电连接；

所述第二生成支路22包括第四控制晶体管M4和第三电阻电路R3；

所述第四控制晶体管M4的栅极与所述第二控制端电连接，所述第四控制晶体管M4的源极与所述输入端电连接，所述第四控制晶体管M4的漏极通过所述第三电阻电路R3与地端GND电连接；

所述第三生成电路23包括第五控制晶体管M5、第六控制晶体管M6、第七控制晶体管M7、第八控制晶体管M8和第四电阻R4；

所述第五控制晶体管M5的栅极与第三控制端电连接，所述第五控制晶体管M5的源极与所述输入端电连接，所述第五控制晶体管M5的漏极与所述第四电阻R4的第一端电连接；

所述第六控制晶体管M6的栅极与所述第三控制端电连接，所述第六控制晶体管M6的源极与所述输入端电连接，所述第六控制晶体管M6的漏极与所述第八控制晶体管M8的源极电连接；

所述第七控制晶体管M7的栅极与所述第八控制晶体管M8的栅极电连接，所述第七控制晶体管M7的漏极与所述第四电阻R4的第二端电连接，所述第七控制晶体管M7的源极与所述第八控制晶体管M8的漏极电连接；

所述第八控制晶体管M8的栅极与所述第八控制晶体管M8的漏极电连接，所述第八控制晶体管M8的源极与地端GND电连接；

所述第四电阻R4的第一端与第二基准电压端Vt2电连接；

所述比较电路12包括第一比较晶体管M11、第二比较晶体管M12、第三比较晶体管M13和第四比较晶体管M14；

所述第一比较晶体管M11的栅极与所述第二比较晶体管M12的栅极电连接，所述第一比较晶体管M11的源极与所述输入端电连接，所述第一比较晶体管M11的漏极与开关晶体管M0的栅极电连接；

所述第二比较晶体管M12的栅极与所述第二比较晶体管M12的漏极电连接，所述第二比较晶体管M12的源极与所述输入端电连接，所述第二比较晶体管M12的漏极与所述第四电阻R1的第一端电连接；

所述第三比较晶体管M13的栅极与所述启动控制电路20电连接，所述第三比较晶体管M13的漏极与所述开关晶体管M0的栅极电连接，所述第三比较晶体管M13的源极与地端GND电连接；所述启动控制电路20用于在进行电压生成时，输出启动控制电流，以使得M1、M2、M3和Q1正常工作；

所述第四比较晶体管M14的栅极与所述第三比较晶体管M13的栅极电连接，所述第四比较晶体管M14的漏极与所述第四电阻R4的第二端电连接，所述第四比较晶体管M14的源极与地端GND电连接；

所述开关电路13包括开关晶体管M0；

所述开关晶体管M0的栅极为所述开关电路13的控制端，所述开关晶体管M0的源极为所述开关电路13的第一端，所述开关晶体管M0的漏极为所述开关电路13的第二端；

所述开关晶体管M0的源极与所述输入端电连接，所述开关晶体管M0的漏极与所述电压输出端O1电连接；

所述电压控制电路14包括缓冲器B1、电压控制晶体管M20和控制电容C0；

所述缓冲器B1的输入端与所述第一基准电压端Vt1电连接，所述缓冲器B1的输出端与所述电压控制晶体管M20的栅极电连接；所述缓冲器B1用于将所述第一基准电压Vreg提供至所述电压控制晶体管M20的栅极，以增强对M20的栅极的驱动能力(在本发明实施例中，由于M20的尺寸较大，因此需要提升M20的栅极的驱动能力)；

所述电压控制晶体管M20的漏极与所述输入端电连接，所述电压控制晶体管M20的源极与所述电压输出端O1电连接；

所述控制电容C0的第一端与所述缓冲器B1的输出端电连接，所述控制电容C0的第二端与地端GND电连接。

在图2所示的实施例中，标号为C1的为第一电容，C1的第一端与所述电压输出端O1电连接，C1的第二端与地端GND电连接。

在图2所示的实施例中，Q1和Q2为NPN型三极管，M1和M2为PMOS管(P型金属-氧化物-半导体晶体管)，M3为NMOS管(N型金属-氧化物-半导体晶体管)，M4为PMOS管，M5和M6为PMOS管，M7和M8为NMOS管，M11和M12为PMOS管，M13和M14为NMOS管；M0为PMOS管，M20为NMOS管，但不以此为限。

在图2所示的实施例中，在进行电压生成时，所述启动控制电路20提供启动控制电流信号，并通过所述启动控制电流信号为M3的栅极的寄生电容充电，以能够提升M3的栅极的电位，从而使得M3、M13和M14都打开，但不以此为限。

本发明如图2所示的电压生成模组的实施例在工作时，

M4通过镜像M1的电流，并该电流流经R3以得到Vreg；流过M4的电流与流过M1的电流的比值等于M4的宽长比与M1的宽长比之间的比值K1，流过M1的电流流经R3，以得到Vreg；通过选取R2的电阻值R2z与R1的电阻值R1z的比例，可以使得Vreg与温度无关；其中，K1为正数；

M5通过镜像M1的电流，并该电流流经R4，在R4两端产生Vldo；流过M5的电流与流过M1的电流的比值等于M5的宽长比与M1的宽长比之间的比值K2，通过选取R2的电阻值R2z与R1的电阻值R1z的比例，可使得Vldo与温度无关；其中，K2为正数；

流过R1的电流等于Vbe_Q1/R1，流过R2的电流等于ΔVbe/R2；

其中，ΔVbe等于Vbe_Q2-Vbe_Q1；

流过R3的电流等于(Vbe_Q1/R1z+ΔVbe/R2z)×K1；

当M12关断时，流过R4的电流等于(Vbe_Q1/R1z+ΔVbe/R2z)×K2；

其中，Vreg为第一基准电压，Vldo为第二基准电压，Vbe_Q1为Q1的基极与Q1的发射极之间的电压，Vbe_Q2为Q2的基极与Q2的发射极之间的电压；ΔVbe等于Vbe_Q2与Vbe_Q1的差值；

根据如上电流的比例关系，可以得到Vreg和Vldo，并Vreg和Vldo与温度无关；

在进行电压生成时，在S1提供的启动控制电流的控制下，相关电路开始工作，当VIN小于Vldo时，M11和M12都关断，M0的栅极通过M13接入地端GND，M0打开，O1输出的输出电压信号为输入电压VIN；

M11、M12、M13和M14组成比较器，比较VIN和Vldo，当VIN增大，并VIN与Vldo之间的差值大于M12的阈值电压的绝对值时，M11和M12打开，则M0的栅极和M0的源极都接入VIN，M0关断，此时，O1输出的输出电压信号由M20控制，M20处于饱和区(M20的栅源电压大于M20的阈值电压Vth_m20)，且所述输出电压信号的电压值等于Vreg-Vth_m20。当VIN继续增大时，由于M20始终处于饱和区，O1持续输出不受VIN影响的输出电压信号。

在本发明实施例中，由于Vbe_Q1与温度负相关，ΔVbe与温度负相关，通过选取R2的电阻值R2z与R1的电阻值R1z的比例，可以使得Vreg和Vldo与温度无关。

本发明如图2所示的电压生成模组的实施例在工作时，Vreg取决于R3的电阻值与R1的电阻值的比例，以及，R3的电阻值与R2的电阻值的比例，与温度无关。

可选的，本发明实施例所述的电压生成模组还包括第九控制晶体管；

所述第四控制晶体管的第二极通过所述第九控制晶体管与所述第三电阻电路电连接；

所述第九控制晶体管的控制极与所述缓冲器的输入端电连接，所述第九控制晶体管的第一极与所述第四控制晶体管的第二极电连接，所述第九控制晶体管的第二极通过所述第三电阻电路与所述第一电压端电连接。

在本发明实施例中，所述第九控制晶体管可以为N型晶体管，但不以此为限。

如图3所示，在图2所示的电压生成模组的实施例的基础上，本发明实施例所述的电压生成模组还包括第九控制晶体管M30；

M4通过M30与R3电连接；

M30的栅极与所述缓冲器B1的输入端电连接，M30的栅极与M30的漏极电连接，M30的漏极与M4的漏极电连接，M30的源极通过所述第三电阻电路R3与地端GND电连接。

在图3所示的实施例中，M30为NMOS管，但不以此为限。

本发明如图3所示的实施例在工作时，与图2所示的实施例的工作过程不同的是：

当VIN增大，并VIN与Vldo之间的差值大于M12的阈值电压的绝对值时，M11和M12打开，则M0的栅极和M0的源极都接入VIN，M0关断，此时，O1输出的输出电压信号由M20控制，M20处于饱和区(M20的栅源电压大于M20的阈值电压Vth_m20)，此时M30也处于饱和区，且所述输出电压信号的电压值等于Vreg+Vth_m30-Vth_m20；当VIN继续增大时，由于M20始终处于饱和区，O1持续输出不受VIN影响的输出电压信号。

由于M30和M20是同类型的晶体管，可以使得Vth_m30与Vth_m20大致相等，从而在VIN较大时，所述输出电压信号的电压值等于Vreg。

本发明实施例所述的电源管理芯片包括上述的电压生成模组。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。