阅读说明：本技术 在时钟重新启动之前复位时钟分频器电路 (Resetting clock divider circuit before clock restart ) 是由 伊藤浩士 于 2020-02-11 设计创作，主要内容包括：本申请案涉及在时钟重新启动之前复位时钟分频器电路。一种分频器及缓冲器电路使用接收命令来在重新启动之前起始缓冲器电路的复位以避免亚稳定状态。举例来说,所述分频器及缓冲器电路包含第一缓冲器电路、第二缓冲器电路及复位电路。所述复位电路接收命令且响应于所述命令而在复位信号上提供脉冲。响应于复位脉冲,所述第一缓冲器电路基于所接收互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号且所述第二缓冲器电路基于所述互补时钟信号的所述相应逻辑值而提供具有第二逻辑值的第二分频时钟信号。在一些实例中,所述命令为CAS SYNC命令。(The application relates to resetting a clock divider circuit prior to clock restart. A frequency divider and buffer circuit uses a receive command to initiate a reset of the buffer circuit prior to a restart to avoid a meta-stable condition. For example, the frequency divider and buffer circuit includes a first buffer circuit, a second buffer circuit, and a reset circuit. The reset circuit receives a command and provides a pulse on a reset signal in response to the command. In response to a reset pulse, the first buffer circuit provides a first divided clock signal having a first logic value based on a respective logic value of the received complementary clock signals and the second buffer circuit provides a second divided clock signal having a second logic value based on the respective logic value of the complementary clock signals. In some examples, the command is a CAS SYNC command.)

在时钟重新启动之前复位时钟分频器电路

技术领域

本申请案一般来说涉及半导体存储器。

背景技术

高数据可靠性、高速的存储器存取、低电力及减小的芯片大小为半导体存储器所需求的特征。在存储器内，当所产生时钟信号未正被使用(例如，在存储器存取之间)时，一些时钟产生器及时钟分频器可变为非活动的以便节省电力。时钟产生器及时钟分频器可经控制以仅在接收到读取及写入操作之前启用，且应能够在预定时间周期内提供稳定时钟信号。对于高速通信，用以稳定时钟信号的窗可为窄的，且在此窗内之前未能稳定时钟信号可降低存储器接收数据的可靠性。

发明内容

在一个方面中，本申请案提供一种设备，其包括：时钟输入缓冲器，其经配置以接收命令，且响应于接收到所述命令，在第一时间将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及分频器及缓冲器电路，其经配置以接收所述第一时钟信号及所述第二时钟信号以及所述命令，其中，响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。

在另一方面中，本申请案提供一种分频器及缓冲器电路，其包括：第一缓冲器电路，其经配置以接收互补时钟信号及复位信号，其中，响应于所述复位信号上的脉冲，所述第一缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号；第二缓冲器电路，其经配置以接收所述互补时钟信号及所述复位信号，其中，响应于所述复位信号上的所述脉冲，所述第二缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第二逻辑值的第二分频时钟信号；及复位电路，其经配置以接收命令，其中，响应于所述命令，所述复位电路经配置以在所述复位信号上提供所述脉冲。

在另一方面中，本申请案提供一种方法，其包括：在时钟输入缓冲器以及分频器及缓冲器电路处接收命令；及响应于接收到所述命令：在第一时间经由所述时钟输入缓冲器将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及在所述第一时间之后的第二时间经由所述分频器及缓冲器电路基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。

附图说明

图1是根据本发明的实施例的半导体装置的示意性框图。

图2是根据本发明的实施例的分频器及缓冲器电路的一部分的框图。

图3是根据本发明的实施例的分频器电路的一部分的框图。

图4A到4D是根据本发明的实施例的缓冲器电路的示意图。

图5是根据本发明的实施例的命令解码器及复位电路的框图。

图6是根据本发明的实施例的描绘分频器电路的复位操作的示范性时序图的图解说明。

具体实施方式

下文中陈述特定细节以提供对本发明的实施例的充分理解。然而，所属领域的技术人员将清楚，可在无这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例以实例方式提供且不应用以将本发明的范围限制于这些特定实施例。在其它实例中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本发明模糊。

本发明中所描述的材料中的一些材料包含用于在于存储器装置中开始写入操作之前复位时钟输入电路及分频器电路的装置及技术。举例来说，许多存储器装置(例如双数据速率(DDR)DRAM装置，包含DDR4、DDR5、低电力DDR5(LPDDR5)、图形DDR(GDDR)DRAM装置)包含用以执行读取及写入操作的电路。可采用许多不同时钟信号来允许存储器装置提供从存储器的高性能读取及到存储器中的高性能写入。在写入操作之间，时钟输入电路及分频器电路可停止向下游电路(例如，输入/输出电路)提供时钟信号以减少电力消耗。然而，当重新启动时，时钟输入电路及分频器电路具有预定时间窗来复位到已知状态，且在数据被接收之前开始提供稳定时钟信号。未能在预定时间窗内完成这些任务可导致亚稳定时钟由下游电路使用以接收及处理写入数据。一种复杂情况是分频时钟电路的复位信号的释放应在时钟输入电路输出时钟稳定于其相应复位状态中之后发生。如果分频器复位被释放地太早，那么分频器时钟电路可开始提供具有未知时序特性(例如，亚稳定)的分频时钟信号。因此，时钟输入及分频器电路可将列存取选通(CAS)同步SYNC命令的接收用于时间提供及复位信号上的脉冲长度，所述复位信号用于复位时钟输入及分频器电路的相应内部电路。在接收到写入命令或读取命令之前提供CAS SYNC命令。将CAS SYNC命令用于时间提供及分频器时钟电路内的复位信号上的脉冲长度可减轻提供亚稳定分频时钟信号。

图1是根据本发明的实施例的半导体装置100的示意性框图。半导体装置100可包含WCK输入电路105、分频器及缓冲器电路107、地址/命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一存取线)解码器130、存储器单元阵列145(其包含读出放大器150及传送门195)、多个列(例如，第二存取线)解码器140、串行器/解串器(SERDES)电路165、输入/输出(I/O)电路160以及电压产生器电路190。半导体装置100可包含多个外部端子，包含耦合到命令/地址总线110的地址及命令端子、时钟端子CK及/CK、数据端子DQ及DM以及电力供应端子VDD1、VDD2、VSS、VDDQ及VSSQ。半导体装置可安装于衬底(举例来说，存储器模块衬底、主机板等等)上。

存储器单元阵列145包含多个组0到N，其中每一组0到N包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。对每一组的字线WL的选择由对应行解码器130执行且对位线BL的选择由对应列解码器140执行。多个读出放大器150针对其对应位线BL而提供且耦合到至少一个相应局部I/O线并经由用作开关的传送门TG 195而进一步耦合到至少两个主要I/O线对中的相应一者。在一些实例中，读出放大器150可包含经配置以补偿读出放大器的组件之间的阈值电压差的阈值电压补偿电路。阈值电压差可由于各种组件当中的过程、电压及温度(PVT)变化而存在。

地址/命令输入电路115可经由命令/地址总线110而在命令/地址端子处从外部(例如，经由存储器控制器)接收地址信号及组地址信号且可将地址信号及组地址信号发射到地址解码器120。地址解码器120可对从地址/命令输入电路115接收的地址信号进行解码且将行地址信号XADD提供到行解码器130，并将列地址信号YADD提供到列解码器140。地址解码器120还可接收组地址信号且将组地址信号BADD提供到行解码器130及列解码器140。

地址/命令输入电路115还可经由命令/地址总线110而在命令/地址端子处从外部(例如，从存储器控制器)接收命令信号及芯片选择信号且可将命令信号及芯片选择信号提供到命令解码器125。命令信号可包含各种存储器命令，例如存取(例如，读取/写入)命令。芯片选择信号选择半导体装置100来对提供到命令及地址端子的命令及地址做出响应。也就是说，响应于在半导体装置100处接收到有效芯片选择信号，经由命令/地址总线110在命令/地址端子处的命令及地址可经解码以执行存储器操作。命令解码器125可对命令信号进行解码以产生各种内部命令信号。举例来说，内部命令信号可包含用以选择字线的行命令信号、用以选择位线的列命令信号(例如读取命令或写入命令)。内部命令信号还可包含输出及输入激活命令，例如时钟命令。

因此，当发布读取命令且向行地址及列地址及时供应所述读取命令时，从存储器单元阵列145中的由所述行地址及所述列地址指定的存储器单元读取读取数据。读取命令可由命令解码器125接收。SERDES电路165的读取/写入放大器可接收读取数据DQ且将读取数据DQ提供到I/O电路160。I/O电路160可经由数据端子DQ而将读取数据DQ提供到外部，连同在数据掩蔽端子DM处将数据掩蔽信号提供到外部。可在由读取等待时间RL信息界定的时间处提供读取数据，可在半导体装置100中(举例来说，模式寄存器(图1中未展示)中)对所述RL信息进行编程。可依据CK时钟信号的时钟循环而界定读取等待时间RL信息。举例来说，可将读取等待时间RL信息界定为在于半导体装置100处接收到读取命令之后、在经由数据端子DQ及DM而在输出处提供相关联读取数据时的CK信号的若干个时钟循环。

类似地，当发布写入命令且向行地址及列地址及时供应所述写入命令时，且接着I/O电路160可在数据端子DQ处接收写入数据连同数据掩蔽DM信号并经由SERDES电路165的读取/写入放大器而提供写入数据。SERDES电路165可将写入数据提供到存储器单元阵列145。写入命令可由命令解码器125接收。因此，可将写入数据写入于由所述行地址及所述列地址指定的存储器单元中。可在由写入等待时间WL信息界定的时间处分别将写入数据及数据掩蔽信号提供到数据端子DQ及DM。可在半导体装置100中(举例来说，在模式寄存器(图1中未展示)中)对写入等待时间WL信息进行编程。可依据时钟信号CK的时钟循环而界定写入等待时间WL信息。举例来说，写入等待时间WL信息可为在于半导体装置100处接收到写入命令之后、在于数据端子DQ及DM处接收相关联写入数据及数据掩蔽信号时的CK信号的若干个时钟循环。

转向对包含于半导体装置100中的外部端子的解释，电力供应端子可接收电力供应电压VDD1、VDD2及VSS。可将这些电力供应电压VDD1、VDD2及VSS供应到电压产生器电路190。电压产生器电路190可基于电力供应电压VDD1、VDD2及VSS而产生各种内部电压VPP、VOD、VARY、VPERI、VIB等等。具体来说，可使用VDD1电压来产生内部电压VIB。内部电压VIB可具有比供应电压VDD2大的量值。内部电压VPP主要用于行解码器130及列解码器140中，内部电压VOD及VARY主要用于包含于存储器单元阵列145中的读出放大器150中，内部电压VIB(连同电力供应电压VDD2及VSS一起)用于WCK输入电路105以及分频器及缓冲器电路107中，且内部电压VPERI用于许多其它电路块中。I/O电路160可接收电力供应电压VDDQ及VSSQ。举例来说，电力供应电压VDDQ及VSSQ可分别为与电力供应电压VDD1及VSS相同的电压。然而，可针对I/O电路160使用专用电力供应电压VDDQ及VSSQ。

时钟端子WCK_T及WCK_N可分别接收外部时钟信号WCK_T及互补外部时钟信号WCK_N。在一些实例中，WCK_T及WCK_N时钟信号可为写入时钟信号。可将WCK_T及WCK_N时钟信号供应到WCK输入电路105。WCK输入电路105可基于WCK_T及WCK_N时钟信号以及列存取选通(CAS)同步SYNC命令而产生互补内部时钟信号T及N。WCK输入电路105可将T及N时钟信号提供到分频器及缓冲器电路107。分频器及缓冲器电路107可基于T及N时钟信号、CAS SYNC命令而产生相位及频率控制的内部时钟信号相位0到相位3。相位0到相位3时钟信号可相对于彼此相移90度。举例来说，相位0时钟信号相对于内部时钟信号T相移0度，相位1时钟信号相对于内部时钟信号T相移90度，相位2时钟信号相对于内部时钟信号T相移180度，且相位3时钟信号相对于内部时钟信号T相移270度。

在一些实例中，WCK_T及WCK_N时钟信号从外部装置(例如，存储器控制器)到半导体装置100的提供可在写入命令之间(例如，当连续写入命令之间的时间超过预定义时间限制时)停止(例如，或停用)。作为响应，WCK输入电路105可在当WCK_T及WCK_N时钟信号被停用及/或并未正被提供到半导体装置100时的此时间周期期间停用T及N时钟信号(例如，及/或停止提供所述T及N时钟信号的可靠版本)。类似地，当T及N时钟信号被停用时，分频器及缓冲器电路107可停用相位0到相位3时钟信号(例如，及/或停止提供所述相位0到相位3时钟信号的可靠版本)。在WCK_T及WCK_N时钟信号被停用之后在接收到写入命令之前，可在半导体装置100处接收到CAS SYNC命令。CAS SYNC命令可用以通知半导体装置100可在由CAS写入等待时间界定的预定义时间量之后预期写入命令及对应写入数据。CAS SYNC命令可响应于命令时钟信号CK(未展示)。所述命令时钟信号以及WCK_T及WCK_N时钟信号可为异步的，使得命令时钟信号的时序可比WCK_T及WCK_N时钟信号的时序提前或滞后多达tCK的一半。

在响应于经重新启动WCK_T及WCK_N时钟信号而进行操作之前，可将WCK输入电路105的电路及/或分频器及缓冲器电路107的电路复位到已知状态。否则，WCK输入电路105及/或分频器及缓冲器电路107中的一者或两者可以亚稳定状态进行操作，在所述亚稳定状态中，T及N时钟信号及/或相位0到相位3时钟信号的时序为不可靠的。举例来说，T时钟信号及相位0到相位1时钟信号可被复位到逻辑低状态且N时钟信号及相位2到相位3时钟信号可被复位到逻辑高状态。在不背离本发明的范围的情况下，可实现其它复位状态。

WCK输入电路105以及分频器及缓冲器电路107响应于接收到CAS SYNC信号而起始相应复位操作。由于分频器及缓冲器电路107在WCK输入电路105的下游进行操作(例如，响应于由所述WCK输入电路提供的T及N时钟信号)，因此与分频器及缓冲器电路107相关联的复位操作的完成可跟在与WCK输入电路105相关联的复位操作的完成之后。与分频器及缓冲器电路107相关联的复位操作的后续完成可减轻分频器及缓冲器电路107基于在T及N时钟信号上提供的寄生电压而以亚稳定状态进行操作的机会。与分频器及缓冲器电路107相关联的复位操作可包含将复位信号上的脉冲提供到分频器及缓冲器电路107的电路。所述脉冲的开始时间可基于CAS SYNC信号的接收且所述脉冲的结束时间可基于由复位脉冲结束时间设定界定的命令时钟CK信号的nCK。在一些实例中，对应于分频器及缓冲器电路107的一或多个tCK值中的每一者的脉冲信号结束时间设定可被存储于半导体装置100的命令解码器125的模式寄存器126中的表中且可作为模式寄存器(MR)等待时间信号被提供到分频器及缓冲器电路107，并且可基于命令时钟CK信号的tCK而选择特定脉冲信号结束时间设定。使分频器及缓冲器电路107的复位操作的时序基于CAS SYNC命令的接收可减轻使分频器及缓冲器电路107以亚稳定状态进行操作。

在完成相应复位操作之后，WCK输入电路105可响应于WCK_T及WCK_N时钟信号而提供T及N时钟信号，且分频器及缓冲器电路107可响应于T及N时钟信号而提供相位0到相位3时钟信号。

分频器及缓冲器电路107可将相位0到相位3时钟信号提供到SERDES电路165且提供到I/O电路160。SERDES电路165可通过将高速写入数据解串行且将高速读取数据串行化而支持高速读取及写入操作。举例来说，在高速写入操作期间，I/O电路160可响应于相位0到相位3时钟信号而接收并缓冲(例如，经由输入缓冲器)经串行化写入数据。SERDES电路165可经配置以响应于相位0到相位3时钟信号而从I/O电路160的输入缓冲器检索经串行化写入数据，且将所述经串行化写入数据解串行(例如，使其为并行的)以提供经解串行写入数据。SERDES电路165可将经解串行写入数据提供到存储器单元阵列145。因此，在高速写入操作期间，经由数据端子DQ而在I/O电路160处接收数据且使用相位0到相位3时钟信号、使用SERDES电路165来将所述数据解串行。

另外，在高速读取操作期间，可从存储器单元阵列145接收经解串行读取数据，且SERDES电路165可经配置以响应于读取时钟信号(未展示)而将经解串行读取数据串行化以提供经串行化读取数据。SERDES电路165可响应于读取时钟信号而将经串行化读取数据提供到I/O电路160。读取时钟信号可由SERDES电路165的收发器使用以支持高速读取操作来将从存储器单元阵列145接收的经解串行读取数据串行化。也就是说，SERDES电路165可基于读取时钟信号的时序而将经解串行读取数据串行化以提供经串行化读取数据。

图2是根据本发明的实施例的分频器及缓冲器电路200的框图。分频器及缓冲器电路200可包含复位电路210及分频器电路220。在一些实例中，图1的分频器及缓冲器电路107可实施分频器及缓冲器电路200。复位电路210可经配置以基于CAS SYNC命令而将分频器电路220复位且分频器电路220可经配置以基于所接收互补(例如，相对于彼此相移180的)时钟信号T及N而产生频率及相移时钟信号相位0到相位3。

复位电路210可经配置以响应于CAS SYNC命令而在复位操作期间经由复位信号起始分频器电路220的复位。CAS SYNC命令可由命令解码器(例如图1的命令解码器125)提供。在复位操作期间，复位电路210可在复位信号上提供脉冲。可依据基于CAS SYNC命令的接收的开始时间及基于复位脉冲结束时间设定的结束时间(例如，脉冲终止的时间)而测量所述脉冲的持续时间。复位脉冲结束时间设定可从模式寄存器(例如，图1的模式寄存器126)的表被检索且可基于命令时钟信号的时间周期(例如，或频率)。可将复位脉冲结束时间设定指示为依据所述开始时间而测量的命令时钟CK信号的若干个tCK循环nCK。在一些实例中，复位脉冲结束时间设定可包含设定到介于从0.5nCK到3.5nCK的范围内的值。举例来说，如果命令时钟的最大tCK为200纳秒，那么可将复位脉冲结束时间值设定到0.5nCK。在另一实例中，如果命令时钟的最大tCK为1.67纳秒，那么可将复位脉冲结束时间值设定到3.5nCK。在不背离本发明的范围的情况下，可使用其它nCK值及范围。在一些实例中，复位电路210可包含用以将复位脉冲结束时间延长一定延迟量的延迟电路212。由延迟电路212提供的延迟可为异步延迟。在一些实例中，延迟电路212可包含用以提供额外延迟的反相器或其它组件。由延迟电路212提供的延迟可减轻命令时钟与写入时钟之间的异步时序关系的效应，T及N时钟信号(例如，图1的WCK_T及WCK_N时钟信号)的时序基于所述异步时序关系。

分频器电路220可接收T及N时钟信号(例如，从写入时钟输入电路，例如图1的WCK105)且可将T及N时钟信号划分以提供相位0到相位3时钟信号。相位0到相位3时钟信号可具有为T及N时钟信号的频率的一半的频率，且可相对于彼此相移90度。举例来说，相位0时钟信号可相对于T时钟信号相移0度，相位1时钟信号可相对于T时钟信号相移90度，相位2时钟信号可相对于T时钟信号相移180度，且相位3时钟信号可相对于T时钟信号相移270度。可将相位0到相位3时钟信号提供到I/O电路以在写入操作中接收并缓冲经由输入缓冲器中的数据端子所接收的写入数据，及/或将所接收写入数据解串行以用于存储于存储器单元阵列中。此外，可将相位0到相位3时钟信号提供到I/O电路以在读取操作中将从存储器单元阵列传送的读取数据串行化，及/或将经串行化读取数据输出到外部。分频器电路220还可接收复位信号。响应于复位信号上的脉冲，分频器电路220的电路可致使相位0到相位3时钟信号被设定到相应预定义逻辑高或低逻辑值(例如，而非具有基于T及N时钟信号的值)。当复位信号上的脉冲结束时，分频器电路220的电路可响应于T及N时钟信号而返回到提供相位0到相位3时钟信号。

在操作中，分频器电路220可经配置以基于所接收互补(例如，相对于彼此相移180的)时钟信号T及N而产生频率及相移时钟信号相位0到相位3。在一些情景中，对T及N时钟信号所基于的WCK_T及WCK_N时钟信号的提供可在写入命令之间(例如当连续写入命令之间的时间超过预定义时间限制时)停用。作为响应，T及N时钟信号可在此时间周期期间被停用或变得不可靠。因此，当T及N时钟信号被停用或变得不可靠时，分频器电路220可停用相位0到相位3时钟信号(例如，及/或停止提供所述相位0到相位3时钟信号的可靠版本)。在相位0到相位3时钟信号被停用或变得不可靠之后在接收到写入命令之前，可接收到CAS SYNC命令。CAS SYNC命令可用以通知复位电路210可在由CAS写入等待时间界定的预定义时间量之后预期写入命令及对应写入数据。可响应于命令时钟CK信号(未展示)而接收CAS SYNC命令。由于分频器电路220的电路的状态为未知且不可靠的，因此复位电路210可响应于接收到CAS SYNC命令而起始分频器电路220的电路的复位操作。

在复位操作期间，复位电路210可在复位信号上提供脉冲，所述脉冲具有由响应于CAS SYNC命令的接收而确定的开始时间(例如，脉冲起始的时间)及基于复位脉冲结束时间设定的结束时间(例如，脉冲终止的时间)界定的持续时间。可将复位脉冲结束时间设定界定为依据复位脉冲的开始时间而测量的命令时钟CK信号的nCK。复位脉冲结束时间设定可从模式寄存器(例如，图1的模式寄存器126)被检索或可为固定的。在一些实例中，可基于延迟电路212的延迟而进一步延长复位脉冲结束时间设定。由延迟电路212提供的延迟可减轻命令时钟与写入时钟之间的异步时序关系的效应，T及N时钟信号的时序基于所述异步时序关系。在一些实例中，由延迟电路212提供的延迟为相对于任何时钟信号的时序的异步延迟。

响应于接收到复位信号上的脉冲，分频器电路220的电路可致使相位0到相位3时钟信号被设定到相应预定义逻辑高或低逻辑值(例如，而非具有基于T及N时钟信号的值)。举例来说，相位0到相位1时钟信号可被设定到低逻辑值且相位2到相位3时钟信号可被设定到高逻辑值。当复位信号上的脉冲结束时(例如，在复位脉冲结束时间之后)，分频器电路220的电路可响应于T及N时钟信号而返回到提供相位0到相位3时钟信号。因此，分频器电路220可将T及N时钟信号划分以提供具有与T及N时钟信号不同的相位及/或频率的相位0到相位3时钟信号。在一些实例中，T及N时钟信号的逻辑值可基于内部电压VIB及源电压VSS，且相位0到相位3时钟信号的逻辑值可基于源电压VDD2及VSS。

使分频器电路220的复位操作的时序基于CAS SYNC命令的接收且基于命令时钟信号的tCK可减小分频器电路220以亚稳定(例如，不可靠/未知时序)状态进行操作的可能性。

图3是根据本发明的实施例的分频器电路320的一部分的框图。分频器电路320可包含经配置以提供相位0到相位3时钟信号的缓冲器电路340(0)到340(3)。在一些实例中，图1的分频器及缓冲器电路107及/或图2的分频器电路220可实施分频器电路320。

缓冲器电路340(0)到340(3)中的每一者可经配置以接收T及N时钟信号(例如，从写入时钟输入电路，例如图1的WCK 105)、内部电压VIB及复位信号。缓冲器电路340(0)到340(3)中的每一者可经配置以提供经反相分频且相移的相位0到相位3时钟信号中的相应一者。在一些实例中，缓冲器电路340(0)到340(3)中的每一者可包含一或多个三态反相器。相位0到相位3时钟信号可各自具有为T及N时钟信号的频率的一半的频率，且其可各自相对于彼此相移90度。举例来说，相位0时钟信号可相对于T时钟信号相移0度，相位1时钟信号可相对于T时钟信号相移90度，相位2时钟信号可相对于T时钟信号相移180度，且相位3时钟信号可相对于T时钟信号相移270度。可将相位0到相位3时钟信号提供到I/O电路以接收并缓冲经由输入缓冲器中的数据端子所接收的写入数据，及/或将所接收写入数据解串行以用于存储于存储器单元阵列中。

为维持相位0到相位3时钟信号之间的相对转变时序，缓冲器电路340(0)到340(3)中的每一者可包含用以基于相位0到相位3时钟信号中的其它者的转变(例如，从高逻辑值到低逻辑值或从低逻辑值到高逻辑值)(除T及N时钟信号的值之外)而提供相应相位0到相位3时钟信号的电路。举例来说，缓冲器电路340(0)可提供具有基于相位1及相位2时钟信号的转变的转变时序的相位0时钟信号。缓冲器电路340(1)可提供具有基于相位2及相位3时钟信号的转变的转变时序的相位1时钟信号。缓冲器电路340(2)可提供具有基于相位3及相位0时钟信号的转变的转变时序的相位2时钟信号。缓冲器电路340(3)可提供具有基于相位0及相位1时钟信号的转变的转变时序的相位3时钟信号。

另外，在复位操作期间，缓冲器电路340(0)到340(3)中的每一者可响应于复位信号上的复位脉冲而致使相位0到相位3时钟信号中的相应一者被设定到相应预定义逻辑高或低逻辑值(例如，而非具有基于T及N时钟信号的值)。举例来说，在复位操作期间，缓冲器电路340(0)可致使相位0时钟信号被设定到低逻辑值，缓冲器电路340(1)可致使相位1时钟信号被设定到低逻辑值，缓冲器电路340(2)可致使相位2时钟信号被设定到高逻辑值，且缓冲器电路340(3)可致使相位3时钟信号被设定到高逻辑值。在复位操作期间将相位0到相位3时钟信号复位到已知逻辑值可减小分频器电路320以亚稳定(例如，不可靠/未知时序)状态进行操作的可能性。

在操作中，缓冲器电路340(0)到340(3)中的每一者可经配置以基于所接收互补(例如，相对于彼此相移180的)T及N时钟信号且基于相位0到相位3时钟信号中的其它者的转变而产生相位0到相位3时钟信号。在一些情景中，对T及N时钟信号所基于的WCK_T及WCK_N时钟信号的提供可在写入命令之间(例如当连续写入命令之间的时间超过预定义时间限制时)停用。作为响应，T及N时钟信号可在此时间周期期间被停用或变得不可靠。因此，分频器电路320可基于不可靠/经停用T及N时钟信号而继续进行操作以提供相位0到相位3时钟信号。此外，当重新启用T及N时钟信号时，分频器电路320可处于未知状态中，使得相位0到相位3时钟信号的时序为未知的。在相位0到相位3时钟信号被停用或变得不可靠之后在接收到写入命令之前，可接收到CAS SYNC命令。CAS SYNC命令可用以通知复位电路210可在由CAS写入等待时间界定的预定义时间量之后预期写入命令及对应写入数据。可响应于命令时钟CK信号(未展示)而接收CAS SYNC命令。由于分频器电路320的电路的状态为未知且不可靠的，因此可响应于接收到CAS SYNC命令而起始复位操作。

在复位操作期间，可在复位信号上提供脉冲，所述脉冲具有基于CAS SYNC命令的接收而界定的开始时间且所述脉冲的结束时间基于复位脉冲结束时间。可将复位脉冲结束时间界定为依据与复位脉冲开始时间相关联的时钟循环而测量的命令时钟CK信号的nCK。复位脉冲结束时间值可从模式寄存器(例如，图1的模式寄存器126)被检索或可为固定的。

响应于接收到复位信号上的脉冲，缓冲器电路340(0)到340(3)中的每一者可经配置以致使相位0到相位3时钟信号被设定到相应预定义逻辑高或低逻辑值(例如，而非具有基于T及N时钟信号的值)。举例来说，相位0到相位1时钟信号可被设定到低逻辑值且PHASE2到PHASE3时钟信号可被设定到高逻辑值。当复位信号上的脉冲结束时(例如，在复位脉冲结束时间之后)，缓冲器电路340(0)到340(3)中的每一者可响应于T及N时钟信号而返回到提供相位0到相位3时钟信号。因此，缓冲器电路340(0)到340(3)可将T及N时钟信号划分以提供具有与T及N时钟信号不同的相位及/或频率的相位0到相位3时钟信号。在一些实例中，T及N时钟信号的逻辑值可基于内部电压VIB及源电压VSS，且相位0到相位3时钟信号的逻辑值可基于源电压VDD2及VSS。

使分频器电路320的复位操作的时序基于CAS SYNC命令的接收且基于命令时钟信号的tCK可减轻使分频器电路320以亚稳定(例如，未知及/或不可靠相对时序)状态进行操作。

图4A到4D分别是根据本发明的实施例的缓冲器电路440(0)到440(3)的示意图。图1的分频器及缓冲器电路107、图2的分频器电路220及/或图3的分频器电路320可实施图4A到4D的缓冲器电路440(0)到440(3)。

现在转到图4A，缓冲器电路440(0)可包含各自耦合到经配置以提供相位0时钟信号的共同输出节点的第一反相器442(0)、第二反相器444(0)及复位反相器446(0)。第一反相器442(0)包含耦合于内部电压VIB与源电压VSS之间的四个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(1)的相位1时钟信号控制(例如，在栅极处接收)的p型晶体管、由N时钟信号控制的p型晶体管、由T时钟信号控制的n型晶体管及由相位1时钟信号控制的n型晶体管。共同输出节点在由N时钟信号控制的p型晶体管与由T时钟信号控制的n型晶体管之间耦合到第一反相器442(0)。

第二反相器444(0)包含耦合于VIB电压与VSS电压之间的五个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(2)的相位2时钟信号控制的p型晶体管、由T时钟信号控制的p型晶体管、由N时钟信号控制的n型晶体管、由相位2时钟信号控制的n型晶体管及由低态有效复位信号RESETF控制的n型晶体管。共同输出节点在由T时钟信号控制的p型晶体管与由N时钟信号控制的n型晶体管之间耦合到第二反相器444(0)。

复位反相器446(0)包含耦合于VIB电压与VSS电压之间的两个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由VIB电压控制的p型晶体管(例如，总是被停用或关断)，及由高态有效复位信号RESET控制的n型晶体管。共同输出节点在p型晶体管与n型晶体管之间耦合到复位反相器446(0)。复位反相器446(0)可包含p型晶体管及n型晶体管两者以将等效电容值提供到缓冲器电路440(0)到440(3)中的每一者的输出节点。

在正常操作中，缓冲器电路440(0)经配置以响应于T及N时钟信号以及相位1及相位2时钟信号而驱动相位0信号。当T时钟信号具有低逻辑值且N时钟信号具有高逻辑值时，停用第一反相器442(0)且启用第二反相器444(0)以响应于相位2时钟信号而提供相位0时钟信号。当T时钟信号具有高逻辑值且N时钟信号具有低逻辑值时，停用第二反相器444(0)且启用第一反相器442(0)以响应于相位1时钟信号而提供相位0时钟信号。

在复位操作期间，经由分别具有逻辑低及高值的T及N时钟信号而启用第二反相器444(0)且停用第一反相器442(0)。另外，响应于提供于具有低逻辑值的RESETF信号上的脉冲而停用第二反相器444(0)的下拉部分以防止泄漏电流。复位信号转变为高逻辑值以启用复位反相器446(0)的下拉部分。可经由缓冲器电路440(2)而将相位2时钟信号驱动到高逻辑值。作为响应，第二反相器444(0)经配置以在复位操作期间将相位0驱动到低逻辑值。

现在转到图4B，缓冲器电路440(1)可包含各自耦合到经配置以提供相位1时钟信号的共同输出节点的第一反相器442(1)、第二反相器444(1)及复位反相器446(1)。第二反相器444(1)包含耦合于内部电压VIB与源电压VSS之间的四个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(2)的相位2时钟信号控制(例如，在栅极处接收)的p型晶体管、由T时钟信号控制的p型晶体管、由N时钟信号控制的n型晶体管及由相位2时钟信号控制的n型晶体管。共同输出节点在由T时钟信号控制的p型晶体管与由N时钟信号控制的n型晶体管之间耦合到第二反相器444(1)。

第一反相器442(1)包含耦合于VIB电压与VSS电压之间的五个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(3)的相位3时钟信号控制的p型晶体管、由N时钟信号控制的p型晶体管、由T时钟信号控制的n型晶体管、由相位3时钟信号控制的n型晶体管及由RESETF控制的n型晶体管。共同输出节点在由N时钟信号控制的p型晶体管与由T时钟信号控制的n型晶体管之间耦合到第一反相器442(1)。

复位反相器446(1)包含耦合于VIB电压与VSS电压之间的两个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由VIB电压控制的p型晶体管(例如，总是被停用或关断)，及由复位信号控制的n型晶体管。共同输出节点在p型晶体管与n型晶体管之间耦合到复位反相器446(1)。复位反相器446(1)可包含p型晶体管及n型晶体管两者以将等效电容值提供到缓冲器电路440(0)到440(3)中的每一者的输出节点。

在正常操作中，缓冲器电路440(1)经配置以响应于T及N时钟信号以及相位2及相位3时钟信号而驱动相位1信号。当T时钟信号具有低逻辑值且N时钟信号具有高逻辑值时，停用第一反相器442(1)且启用第二反相器444(1)以响应于相位2时钟信号而提供相位1时钟信号。当T时钟信号具有高逻辑值且N时钟信号具有低逻辑值时，停用第二反相器444(1)且启用第一反相器442(1)以响应于相位3时钟信号而提供相位1时钟信号。

在复位操作期间，经由分别具有逻辑低及高值的T及N时钟信号而启用第二反相器444(1)且停用第一反相器442(1)。另外，响应于提供于具有低逻辑值的RESETF信号上的脉冲而停用第一反相器442(1)的下拉部分以防止泄漏电流。复位信号转变为高逻辑值以启用复位反相器446(1)的下拉部分。经由缓冲器电路440(2)而将相位2时钟信号驱动到高逻辑值。作为响应，第二反相器444(1)经配置以在复位操作期间将相位1驱动到低逻辑值。

现在转到图4C，缓冲器电路440(2)可包含各自耦合到经配置以提供相位2时钟信号的共同输出节点的第一反相器442(2)、第二反相器444(2)及复位反相器446(2)。第二反相器444(2)包含耦合于内部电压VIB与源电压VSS之间的四个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(3)的相位3时钟信号控制(例如，在栅极处接收)的p型晶体管、由N时钟信号控制的p型晶体管、由T时钟信号控制的n型晶体管及由相位3时钟信号控制的n型晶体管。共同输出节点在由N时钟信号控制的p型晶体管与由T时钟信号控制的n型晶体管之间耦合到第二反相器444(2)。

第一反相器442(2)包含耦合于VIB电压与VSS电压之间的五个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(0)的相位0时钟信号控制的p型晶体管、由T时钟信号控制的p型晶体管、由N时钟信号控制的n型晶体管、由相位0时钟信号控制的n型晶体管及由RESETF信号控制的n型晶体管。共同输出节点在由T时钟信号控制的p型晶体管与由N时钟信号控制的n型晶体管之间耦合到第一反相器442(2)。

复位反相器446(2)包含耦合于VIB电压与VSS电压之间的两个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由RESETF信号控制的p型晶体管，及由接地或参考电压控制的n型晶体管(例如，总是被停用或关断)。共同输出节点在p型晶体管与n型晶体管之间耦合到复位反相器446(2)。复位反相器446(2)可包含p型晶体管及n型晶体管两者以将等效电容值提供到缓冲器电路440(0)到440(3)中的每一者的输出节点。

在正常操作中，缓冲器电路440(2)经配置以响应于T及N时钟信号以及相位0及相位3时钟信号而驱动相位2信号。当T时钟信号具有低逻辑值且N时钟信号具有高逻辑值时，停用第二反相器444(2)且启用第一反相器442(2)以响应于相位0时钟信号而提供相位2时钟信号。当T时钟信号具有高逻辑值且N时钟信号具有低逻辑值时，停用第一反相器442(2)且启用第二反相器444(2)以响应于相位3时钟信号而提供相位2时钟信号。

在复位操作期间，经由分别具有逻辑低及高值的T及N时钟信号而启用第一反相器442(2)且停用第二反相器444(2)。另外，响应于提供于具有低逻辑值的RESETF信号上的脉冲而停用第一反相器442(2)的下拉部分以防止泄漏电流。在复位信号上提供具有低逻辑值的脉冲以启用复位反相器446(2)的上拉部分来将共同输出节点耦合到VIB电压。经由缓冲器电路440(0)而将相位0时钟信号驱动到低逻辑值。作为响应，第一反相器442(2)及复位反相器446(2)经配置以在复位操作期间将相位2驱动到高逻辑值。

现在转到图4D，缓冲器电路440(3)可包含各自耦合到经配置以提供相位3时钟信号的共同输出节点的第一反相器442(3)、第二反相器444(3)及复位反相器446(3)。第一反相器442(3)包含耦合于内部电压VIB与源电压VSS之间的四个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(0)的相位0时钟信号控制(例如，在栅极处接收)的p型晶体管、由T时钟信号控制的p型晶体管、由N时钟信号控制的n型晶体管及由相位0时钟信号控制的n型晶体管。共同输出节点在由T时钟信号控制的p型晶体管与由N时钟信号控制的n型晶体管之间耦合到第一反相器442(3)。

第二反相器444(3)包含耦合于VIB电压与VSS电压之间的五个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由来自缓冲器电路440(1)的相位1时钟信号控制的p型晶体管、由N时钟信号控制的p型晶体管、由T时钟信号控制的n型晶体管、由相位1时钟信号控制的n型晶体管及由低态有效复位信号RESETF控制的n型晶体管。共同输出节点在由N时钟信号控制的p型晶体管与由T时钟信号控制的n型晶体管之间耦合到第二反相器444(3)。

复位反相器446(3)包含耦合于VIB电压与VSS电压之间的两个串联耦合的晶体管，包含(例如，以从VIB电压到VSS电压的次序)由低态有效复位信号控制的p型晶体管，及由接地或参考电压控制的n型晶体管(例如，总是被停用或关断)。共同输出节点在p型晶体管与n型晶体管之间耦合到复位反相器446(3)。复位反相器446(3)可包含p型晶体管及n型晶体管两者以将等效电容值提供到缓冲器电路440(0)到440(3)中的每一者的输出节点。

在正常操作中，缓冲器电路440(3)经配置以响应于T及N时钟信号以及相位0及相位1时钟信号而驱动相位3信号。当T时钟信号具有低逻辑值且N时钟信号具有高逻辑值时，停用第二反相器444(3)且启用第一反相器442(3)以响应于相位0时钟信号而提供相位3时钟信号。当T时钟信号具有高逻辑值且N时钟信号具有低逻辑值时，停用第一反相器442(3)且启用第二反相器444(3)以响应于相位1时钟信号而提供相位3时钟信号。

在复位操作期间，经由分别具有逻辑低及高值的T及N时钟信号而启用第一反相器442(3)且停用第二反相器444(3)。另外，响应于提供于具有低逻辑值的RESETF信号上的脉冲而停用第二反相器444(3)的下拉部分以防止泄漏电流。在RESETF信号上提供具有低逻辑值的脉冲以启用复位反相器446(3)的上拉部分来将共同输出节点耦合到VIB电压。经由缓冲器电路440(0)而将相位0时钟信号驱动到低逻辑值。作为响应，第一反相器442(3)及复位反相器446(3)经配置以在复位操作期间将相位3驱动到高逻辑值。

因此，总之，在正常操作期间，当T时钟信号具有低逻辑值且N时钟信号具有高逻辑值时，停用第一反相器442(0)到442(1)及第二反相器444(2)到444(3)且启用第二反相器444(0)到444(1)及第一反相器442(2)到442(3)以提供相位0到相位3时钟信号。当T时钟信号具有高逻辑值且N时钟信号具有低逻辑值时，停用第二反相器444(0)到444(1)及第一反相器442(2)到442(3)且启用第一反相器442(0)到442(1)及第二反相器444(2)到444(3)以提供相位0到相位3时钟信号。在一些实例中，第一反相器442(0)到442(3)及第二反相器444(0)到444(3)可包含三态反相器。

在复位操作期间，缓冲器电路440(0)到440(1)经配置以响应于T及N时钟信号、复位信号以及RESETF信号而将相位0到相位1时钟信号驱动到低逻辑值，且缓冲器电路440(2)到440(3)经配置以响应于T及N时钟信号以及RESETF信号而将相位2到相位3时钟信号驱动到高逻辑值。

图5是根据本发明的实施例的命令解码器510及复位电路500的框图。复位电路500可包含第一复位结束时序产生器512、第二复位结束时序产生器514、第三复位结束时序产生器516、522、540以及550。在一些实例中，图1的命令解码器125可实施命令解码器510及/或图1的分频器及缓冲器电路107及/或图2的复位电路210可实施复位电路500。复位电路500可经配置以基于CAS SYNC命令而将分频器电路复位。

命令解码器510可经配置以将命令信号CA0-6解码来确定命令信号CA0-6是否包含CASSYNC命令，以及CASSYNC命令的类型(例如，CASSYNC1、CASSYNC2或CASSYNC3)。响应于确定CASSYNC1、CASSYNC2或CASSYNC3命令，命令解码器510可将信号提供到锁存器520且提供到复位电路的第一复位结束时序产生器512、第二复位结束时序产生器514及第三复位结束时序产生器516。第一复位结束时序产生器512、第二复位结束时序产生器514及第三复位结束时序产生器516中的每一者可仅响应于CASSYNC1、CASSYNC2或CASSYNC3命令类型中的相应一者而被激活。在一些实例中，CASSYNC1命令可对应于写入命令、CASSYNC2命令可对应于读取命令且CASSYNC3命令可对应于包含写入与读取命令的组合的快速操作。针对CASSYNC1、CASSYNC2或CASSYNC3命令类型的指定等待时间周期可为不同的。因此，第一复位结束时序产生器512、第二复位结束时序产生器514及第三复位结束时序产生器516可各自提供不同结束时间。锁存器520可响应于T时钟信号而锁存CASSYNC1、CASSYNC2或CASSYNC3命令以将设定信号SET提供到540。522可接收第一复位结束时序产生器512、第二复位结束时序产生器514及第三复位结束时序产生器516中的每一者的输出且可使用NOR逻辑基于来自第一复位结束时序产生器512、第二复位结束时序产生器514及第三复位结束时序产生器516中的每一者的值而提供复位信号RST。响应于RST信号，540可在输出处锁存SET信号值。550可接收540的输出及MR等待时间信号。550可响应于锁存器520的输出而在复位信号上提供脉冲，所述脉冲具有基于第一复位结束时序产生器512、第二复位结束时序产生器514或第三复位结束时序产生器516中的相应一者的输出加上550的延迟的长度。因此，可依据基于来自命令解码器510的输出的接收的开始时间以及结束时间(例如，脉冲终止的时间)而测量所述脉冲的持续时间，所述结束时间基于经由第一复位结束时序产生器512、第二复位结束时序产生器514或第三复位结束时序产生器516中的相应一者而提供的复位脉冲结束时间设定加上由MR等待时间信号指定的通过550的等待时间。提供于MR等待时间信号上的额外延迟可从模式寄存器(例如，图1的模式寄存器126)的表被检索且可基于命令时钟信号的时间周期(例如，或频率)。可将复位脉冲结束时间设定指示为依据所述开始时间而测量的命令时钟CK信号的若干个tCK循环nCK。在一些实例中，复位脉冲结束时间设定可包含设定到介于从0.5nCK到3.5nCK的范围内的值。举例来说，如果命令时钟的最大tCK为200纳秒，那么可将复位脉冲结束时间值设定到0.5nCK。在另一实例中，如果命令时钟的最大tCK为1.67纳秒，那么可将复位脉冲结束时间值设定到3.5nCK。在不背离本发明的范围的情况下，可使用其它nCK值及范围。在一些实例中，由550提供的延迟可包含异步延迟。异步延迟可包含用以提供额外延迟的反相器或其它组件。由异步延迟电路提供的延迟可减轻命令时钟与写入时钟之间的异步时序关系的效应，T及N时钟信号(例如，图1的WCK_T及WCK_N时钟信号)的时序基于所述异步时序关系。

图6是根据本发明的实施例的描绘分频器电路的复位操作的示范性时序图600的图解说明。在一些实例中，时序图600可描绘图1的半导体装置100(例如，WCK输入电路105及/或分频器及缓冲器电路107)、图2的分频器及缓冲器电路200、图3的分频器电路320、图4A到4D的缓冲器电路440(0)到440(3)、图5的复位电路500或其组合的操作。CK_C及CK_T时钟信号可对应于关于图1到3所论述的命令时钟信号，例如用于为图1的命令及地址总线110提供时钟的命令时钟信号。CA及CMD信号可对应于C/A信号，所述C/A信号对应于经由命令及地址总线110而接收的命令，包含图1及2的CAS SYNC命令。WCK_T及WCK_N可对应于图1的WCK_T及WCK_N时钟信号。复位信号可对应于图2及3的复位信号以及图4C到4D的复位信号及RESETF信号。T及N时钟信号可对应于图1到4D的T及N时钟信号。相位0到相位3时钟信号可对应于图1到3的相位0到相位3时钟信号。

在时间T0处，可经由CA及CMD信号响应于CK_C及CK_T时钟信号而接收CASSYNC命令的时序。可响应于接收到CAS SYNC命令而起始复位操作。可从时间T0到时间T3测量复位操作的持续时间。复位操作结束时间可基于CK_C及CK_T时钟信号的tCK。在一些实例中，复位结束时间可介于从CK_C及CK_T时钟信号的0.5nCK到3.5nCK的范围内。可经由电路解码电路的内部延迟而在时间T0与时间T1之间处理CAS SYNC命令。在时间T1处，响应于CAS SYNC命令，复位信号可转变为高逻辑值以开始复位脉冲且T及N时钟信号可分别转变为低逻辑值及高逻辑值。复位信号上的复位脉冲的长度(例如，持续时间)可基于因从接收到CAS SYNC命令开始的电路的内部延迟而移位的复位操作开始及结束时间。因此，复位信号上的复位操作脉冲可在时间T1处开始且在时间T4处结束。从时间T1到T4的持续时间可基于从时间T0到T3的持续时间。在一些实例中，复位脉冲可包含延长时间的额外异步延迟(例如，经由图2的延迟电路212)，在所述时间处将复位脉冲设定到比从时间T0到时间T3的持续时间长的持续时间。T及N时钟信号的转变可由图1的WCK输入电路105执行。复位信号的转变可由图1的分频器及缓冲器电路107及/或图2的复位电路210执行。

在分频器电路内的从时间T1到时间T2的转变等待时间之后，相位0到相位3时钟信号可响应于时间T2处的复位信号而转变为相应复位值。举例来说，相位0及相位1时钟信号可转变为低逻辑值且相位2及相位3时钟信号可转变为高逻辑值。相位0到相位3时钟信号的转变可分别由图3的缓冲器电路340(0)到340(3)及/或分别由图4A到4D的缓冲器电路440(0)到440(3)执行。

在时间T4处，复位信号转变为低逻辑值以结束复位脉冲。在时间T5处，可基于WCK_T及WCK_N时钟信号在高逻辑值与低逻辑值之间的转变而起始WK输入电路以及分频器及缓冲器电路的正常操作。作为响应，T及N时钟信号可开始在高逻辑值与低逻辑值之间转变(例如，经由WCK输入电路105)。响应于T及N时钟信号的转变，相位0到相位3时钟信号可在高逻辑值与低逻辑值之间转变。通过在复位操作期间将相位0到相位3时钟信号设定到已知值，可在WCK_T及WCK_N时钟信号的重新启动后即刻避免分频器电路以亚稳定状态进行操作。

时序图600为示范性的以用于图解说明各种所描述实施例的操作。虽然时序图600描绘所包含信号的信号转变的特定布置，但所属领域的技术人员将了解，额外或不同转变可包含于不同情景中而不背离本发明的范围，包含在串行相关信号之间添加延迟。此外，在时序图600中表示的信号的量值的描绘并非打算按比例，且代表时序为时序特性的说明性实例。

虽然已在特定优选实施例及实例的上下文中描述本发明，但所属领域的技术人员将理解，本发明超出具体揭示的实施例扩展到其它替代实施例及/或对本发明及其明显修改及等效内容的使用。另外，所属领域的技术人员将基于本发明而容易地明了在本发明的范围内的其它修改。还预期，可做出对实施例的特定特征及方面的各种组合或子组合且其仍属于本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替代以便形成本发明的不同模式。因此，打算使本文中所揭示的本发明的至少一些的范围不应由上文所描述的特定所揭示实施例限制。