阅读说明：本技术 分段结构模/数转换器 (Segmented architecture analog-to-digital converter ) 是由 罗纳克·普拉卡什坎德拉·特里维迪 苏希尔·库玛·古帕塔 潘卡吉·阿格拉瓦尔 于 2020-03-13 设计创作，主要内容包括：本发明提供一种将模拟输入信号转换成数字输出信号的分段结构模/数转换器(ADC)。该分段结构ADC包括粗略ADC、精细ADC和错误校正电路(ECC)。精细ADC包括在流水线架构中被连接的至少三个数/模转换器(DAC)。粗略ADC和精细ADC在时钟信号的第一半周期中接收模拟输入信号。粗略ADC在时钟信号的第二半周期中将模拟输入信号转换成第一数字信号。第一DAC到第三DAC中的至少一个DAC在时钟信号的完整周期中将模拟输入信号转换成第二数字信号。ECC接收第一数字信号和第二数字信号并且产生数字输出信号。(The present invention provides a segmented architecture analog-to-digital converter (ADC) that converts an analog input signal to a digital output signal. The segment architecture ADC includes a coarse ADC, a fine ADC, and an Error Correction Circuit (ECC). The fine ADC includes at least three digital-to-analog converters (DACs) connected in a pipeline architecture. The coarse ADC and the fine ADC receive an analog input signal in a first half-cycle of a clock signal. The coarse ADC converts the analog input signal to a first digital signal in a second half-cycle of the clock signal. At least one of the first to third DACs converts the analog input signal to a second digital signal in a complete cycle of the clock signal. The ECC receives the first digital signal and the second digital signal and generates a digital output signal.)

分段结构模/数转换器

技术领域

本发明大体上涉及模/数转换器(analog-to-digital converter，ADC)，且更具体地说，涉及分段结构ADC模/数转换器。

背景技术

例如ADC的数据转换器普遍用于电子电路中，例如音频和视频应用、汽车应用等等。实施于这类应用中的ADC可为快闪ADC、流水线ADC、逐次逼近寄存器(successiveapproximation register，SAR)ADC等。ADC的合乎需要的特征包括高转换速度、高分辨率和低功耗。快闪ADC具有高转换速度但消耗大量功率并且具有低分辨率。SAR ADC与快闪ADC相比消耗低功率并且具有高分辨率，但是，SAR ADC具有低转换速度。因此，已知方式是将快闪ADC和SAR ADC组合以形成分段结构ADC。

在图1中示出常规分段结构ADC 100。分段结构ADC 100包括第一开关102、粗略ADC104、温度计到二进制解码器106(下文称为“解码器106”)、固定延迟电路108、精细ADC 110和错误校正电路(error correction circuit，ECC)112。ADC 100将模拟输入信号转换成数字输出信号。第一开关102在ADC转换周期的采样阶段对模拟输入信号采样。因此，粗略ADC104在采样阶段期间经由第一开关102接收模拟输入信号。粗略ADC 104是快闪ADC，其执行粗略转换以将模拟输入信号转换成一元码格式的第一数字信号。第一数字信号包括对应于数字输出信号的最高有效位(most significant bit，MSB)的第一组位。

解码器106接收第一数字信号并且将其从一元码格式转换成二进制代码格式。固定延迟电路108接收第一数字信号并且产生延迟的第一数字信号。

精细ADC 110是SAR ADC，其也接收模拟输入信号并且执行精细转换以将模拟输入信号转换成第二数字信号。第二数字信号包括对应于数字输出信号的最低有效位(leastsignificant bit，LSB)的第二组位。精细ADC 110包括第二开关114a和第三开关114b、第一数/模转换器(digital-to-analog converter，DAC)116a和第二DAC 116b、第四开关118a和第五开关118b、比较器120和逻辑电路122。第一DAC 116a和第二DAC 116b在采样阶段期间经由第二开关114a和第三开关114b接收模拟输入信号，并且还从粗略ADC 104接收第一数字信号。第一DAC 116a和第二DAC 116b另外接收逻辑电路产生的反馈信号。

第一DAC 116a和第二DAC 116b分别产生第一模拟信号和第二模拟信号。比较器120分别借助于第四开关118a和第五开关118b接收第一模拟信号和第二模拟信号，并且通过将第一模拟信号和第二模拟信号与参考信号(未示出)进行比较，产生中间信号。逻辑电路122接收中间信号并且逐次逼近第一模拟信号和第二模拟信号以产生第二数字信号和反馈信号。

错误校正电路112接收延迟的第一数字信号和第二数字信号。延迟的第一数字信号的LSB与第二数字信号的MSB重叠。错误校正电路112将延迟的第一数字信号的LSB与第二数字信号的MSB进行比较以在产生数字输出信号时检测是否已发生错误。如果是，错误校正电路112将校正错误并且输出数字输出信号。

分段结构ADC 100在流水线架构中具有两个DAC以避免第一DAC 116a和第二DAC116b进行的精细转换的重叠。因此，数字输出信号的转换速度以及分辨率为低。此外，在ADC转换周期的单一阶段中执行粗略转换和精细转换。因此，不存在用于执行粗略转换和精细转换的专属阶段，这影响执行粗略转换所需的时间并且增加功耗。

因此，一种提供用于粗略转换和精细转换的专属阶段并且与常规分段结构ADC相比具有较高转换速度的分段结构ADC是有利的。

发明内容

根据本发明的一个方面，提供一种接收模拟输入信号并且产生数字输出信号的分段结构模/数转换器(ADC)，所述ADC包括：粗略ADC，其接收所述模拟输入信号并且产生第一数字信号，其中所述粗略ADC在时钟信号的第一半周期中接收所述模拟输入信号并且在所述时钟信号的至少第二半周期中产生所述第一数字信号，且其中所述第一半周期和所述第二半周期不重叠；精细ADC，其连接到所述粗略ADC，其中所述精细ADC包括：第一数/模转换器(DAC)到第三DAC，其连接到所述粗略ADC以用于接收所述第一数字信号，其中所述第一DAC到第三DAC另外在所述时钟信号的至少第三半周期到第五半周期内接收所述模拟输入信号，并且分别产生第一模拟信号到第三模拟信号，其中所述第二半周期到第五半周期不重叠，且其中所述第三半周期、第四半周期和第五半周期中的至少一个半周期与所述第一半周期重叠；和转换电路，其连接到所述第一DAC到第三DAC以用于分别接收所述第一模拟信号到第三模拟信号，并且产生第二数字信号；和错误校正电路，其连接到所述粗略ADC和所述转换电路以用于分别接收所述第一数字信号和第二数字信号，并且产生所述数字输出信号。

根据一个或多个实施例，另外包括第一开关，其中所述粗略ADC借助于所述第一开关接收所述模拟输入信号，且其中所述第一开关在所述时钟信号的至少所述第一半周期内处于激活中。

根据一个或多个实施例，另外包括第二开关到第四开关，其中所述第一DAC到第三DAC分别借助于所述第二开关到第四开关接收所述模拟输入信号，且其中所述第二开关到第四开关分别在所述时钟信号的至少所述第三半周期到第五半周期内处于激活中。

根据一个或多个实施例，所述第一数字信号和第二数字信号分别包括第一组位和第二组位，且所述数字输出信号的最高有效位(MSB)对应于所述第一组位，且所述数字输出信号的最低有效位(LSB)对应于所述第二组位。

根据一个或多个实施例，所述第一DAC到第三DAC在流水线架构中被连接。

根据一个或多个实施例，所述转换电路另外产生用于控制所述第一DAC到第三DAC的反馈信号，且使用所述反馈信号产生所述第一模拟信号到第三模拟信号。

根据一个或多个实施例，所述转换电路包括：于接收所述第一模拟信号到第三模拟信号并且使用所述第一模拟信号、第二模拟信号和第三模拟信号中的至少一个模拟信号产生中间信号；和逻辑电路，其连接到所述比较器以用于接收所述中间信号，并且产生所述第二数字信号和所述反馈信号。

根据一个或多个实施例，在所述时钟信号的完整周期中产生所述第二数字信号。

根据一个或多个实施例，当所述第三半周期与所述第一半周期重叠时，所述转换电路基于所述第一模拟信号产生所述第二数字信号，当所述第四半周期与所述第一半周期重叠时，所述转换电路基于所述第二模拟信号产生所述第二数字信号，且当所述第五半周期与所述第一半周期重叠时，所述转换电路基于所述第三模拟信号产生所述第二数字信号。

根据本发明的第二方面，提供一种用于将模拟输入信号转换成数字输出信号的分段结构模/数转换器(ADC)，所述ADC包括：第一粗略ADC到第三粗略ADC，其接收所述模拟输入信号并且分别产生第一数字信号到第三数字信号，其中所述第一粗略ADC到第三粗略ADC在时钟信号的至少第一到第三半周期内接收所述模拟输入信号，并且在所述时钟信号的至少第四半周期到第六半周期中分别产生所述第一数字信号到第三数字信号，且其中所述第一半周期到第三半周期不重叠；精细ADC，其连接到所述第一粗略ADC到第三粗略ADC，其中所述精细ADC包括：第一数/模转换器(DAC)到第三DAC，其连接到所述第一粗略ADC到第三粗略ADC以用于分别接收所述第一数字信号到第三数字信号，其中所述第一DAC到第三DAC另外在至少所述第一半周期到第三半周期内接收所述模拟输入信号，并且分别产生第一模拟信号到第三模拟信号；和转换电路，其连接到所述第一DAC到第三DAC以用于分别接收所述第一模拟信号到第三模拟信号，并且使用所述第一模拟信号、第二模拟信号和第三模拟信号中的至少一个模拟信号产生第四数字信号；和错误校正电路(ECC)，其连接到所述第一粗略ADC到第三粗略ADC以用于分别接收所述第一数字信号到第三数字信号，并且连接到所述转换电路以用于接收所述第四数字信号，其中所述ECC使用所述第四数字信号和所述第一数字信号、第二数字信号和第三数字信号中的至少一个数字信号产生所述数字输出信号。

根据一个或多个实施例，另外包括第一开关到第三开关，其中所述第一粗略ADC到第三粗略ADC分别借助于所述第一开关到第三开关接收所述模拟输入信号，且其中所述第一开关到第三开关分别在所述时钟信号的至少所述第一半周期到第三半周期内处于激活中。

根据一个或多个实施例，另外包括第四开关到第六开关，其中所述第一DAC到第三DAC分别借助于所述第四开关到第六开关接收所述模拟输入信号，且其中所述第四开关到第六开关分别在所述时钟信号的至少所述第一半周期到第三半周期内处于激活中。

根据一个或多个实施例，所述第一数字信号到第三数字信号分别包括第一组位到第三组位，且所述第四数字信号包括第四组位，且其中所述数字输出信号的最高有效位(MSB)对应于所述第一组位、第二组位和第三组位中的至少一组位，且所述数字输出信号的最低有效位(LSB)对应于所述第四组位。

根据一个或多个实施例，所述第一DAC到第三DAC在流水线架构中被连接。

根据一个或多个实施例，所述转换电路另外产生用于控制所述第一DAC到第三DAC的反馈信号，且使用所述反馈信号产生所述第一模拟信号到第三模拟信号。

根据一个或多个实施例，所述转换电路包括：比较器，其连接到所述第一DAC到第三DAC以用于接收所述第一模拟信号到第三模拟信号，并且基于所述第一模拟信号、第二模拟信号和第三模拟信号中的至少一个模拟信号产生中间信号；和逻辑电路，其连接到所述比较器以用于接收所述中间信号并且产生所述第四数字信号和所述反馈信号。

根据一个或多个实施例，在所述时钟信号的完整周期中产生所述第四数字信号。

根据本发明的另一方面，提供一种用于通过分段结构模/数转换器(ADC)将模拟输入信号转换成数字输出信号的方法，所述分段结构ADC包括粗略ADC、精细ADC和错误校正电路(ECC)，所述方法包括：通过所述粗略ADC和精细ADC接收所述模拟输入信号，其中所述粗略ADC在时钟信号的至少第一半周期内接收所述模拟输入信号，且所述精细ADC在所述时钟信号的第二半周期、第三半周期和第四半周期中的至少一个半周期内接收所述模拟输入信号，且其中所述第二半周期、第三半周期和第四半周期中的至少一个半周期与所述第一半周期重叠；通过所述粗略ADC在所述时钟信号的第五半周期中产生第一数字信号，其中所述第一半周期和所述第五半周期不重叠，且其中所述第二半周期到第五半周期不重叠；通过所述精细ADC产生至少第一模拟信号到第三模拟信号和第二数字信号，其中至少使用所述模拟输入信号和所述第一数字信号产生所述第一模拟信号到第三模拟信号，且使用所述第一模拟信号、第二模拟信号和第三模拟信号中的至少一个模拟信号产生所述第二数字信号；和通过所述ECC使用所述第一数字信号和第二数字信号产生所述数字输出信号。

根据一个或多个实施例，所述第一数字信号和第二数字信号分别包括第一组位和第二组位，且所述数字输出信号的最高有效位(MSB)对应于所述第一组位，且所述数字输出信号的最低有效位(LSB)对应于所述第二组位。

根据一个或多个实施例，在所述时钟信号的完整周期中产生所述第二数字信号。

附图说明

当结合附图阅读时，将更好的理解对本发明的优选实施例的以下详细描述。本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。

图1是常规分段结构模/数转换器(ADC)的示意性框图；

图2是根据本发明的实施例的包括分段结构ADC的片上系统(SoC)的示意性框图；

图3是根据本发明的实施例的图2的分段结构ADC的示意性框图；

图4是示出根据本发明的实施例的图3的分段结构ADC的采样操作的时序图；

图5是根据本发明的另一实施例的图2的分段结构ADC的示意性框图；

图6是示出根据本发明的另一实施例的图5的分段结构ADC的采样操作的时序图；

图7是示出根据本发明的又一实施例的图2的分段结构ADC的采样操作的时序图；和

图8是示出根据本发明的实施例的由图3的分段结构ADC执行的用于将模拟输入信号转换成数字输出信号的方法的流程图。

具体实施方式

附图的详细描述意欲以本发明的当前优选实施例的形式描述，且并不希望表示其中可以实践本发明的唯一形式。应理解相同或等效功能可以通过不同实施例实现，其意欲涵盖在本发明的精神和范围内。

在一个实施例中，本发明提供一种包括粗略ADC、精细ADC和错误修正器电路的分段结构ADC。粗略ADC接收模拟输入信号并且产生第一数字信号。粗略ADC在时钟信号的至少第一半周期内接收模拟输入信号并且在时钟信号的至少第二半周期中产生第一数字信号，其中第一半周期和第二半周期不重叠。精细ADC包括第一DAC到第三DAC和转换电路。第一DAC到第三DAC连接到粗略ADC以用于接收第一数字信号。第一DAC到第三DAC另外在时钟信号的至少第三半周期到第五半周期内接收模拟输入信号，并且分别产生第一模拟信号到第三模拟信号。第二半周期到第五半周期不重叠。第三半周期、第四半周期和第五半周期中的至少一个半周期与第一半周期重叠。转换电路连接到第一DAC到第三DAC以用于分别接收第一模拟信号到第三模拟信号，并且基于第一模拟信号、第二模拟信号和第三模拟信号中的至少一个产生第二数字信号。错误校正电路连接到粗略ADC和转换电路以用于分别接收第一数字信号和第二数字信号，并且产生数字输出信号。

在另一实施例中，本发明提供一种包括第一粗略ADC到第三粗略ADC、精细ADC和错误修正器电路的分段结构ADC。第一粗略ADC到第三粗略ADC接收模拟输入信号并且分别产生第一数字信号到第三数字信号。第一粗略ADC到第三粗略ADC在时钟信号的第一半周期到第三半周期中接收模拟输入信号，并且分别在时钟信号的第四半周期到第六半周期中产生第一数字信号到第三数字信号，其中第一半周期到第三半周期不重叠。精细ADC连接到第一粗略ADC到第三粗略ADC。精细ADC包括第一DAC到第三DAC和转换电路。第一DAC到第三DAC在第一半周期到第三半周期中分别接收第一数字信号到第三数字信号，以及模拟输入信号，并且分别产生第一模拟信号到第三模拟信号。转换电路连接到第一DAC到第三DAC以用于分别接收第一模拟信号到第三模拟信号。转换电路基于第一模拟信号、第二模拟信号和第三模拟信号产生第四数字信号。错误校正电路连接到第一粗略ADC到第三粗略ADC以用于分别接收第一数字信号到第三数字信号，并且连接到转换电路以用于接收第四数字信号。错误校正电路基于第四数字信号以及第一数字信号、第二数字信号和第三数字信号产生数字输出信号。

在又一实施例中，本发明提供一种通过包括粗略ADC和精细ADC两者的ADC将模拟输入信号转换成数字输出信号的方法。该方法包括通过粗略ADC和精细ADC接收模拟输入信号，其中粗略ADC在时钟信号的第一半周期内接收模拟输入信号，且精细ADC在时钟信号的第二半周期、第三半周期和第四半周期内接收模拟输入信号。该方法另外包括通过粗略ADC在时钟信号的第五半周期中产生第一数字信号，其中第一半周期和第五半周期不重叠且第二半周期到第五半周期不重叠。该方法另外包括通过精细ADC产生第一模拟信号到第三模拟信号和第二数字信号。使用模拟输入信号和第一数字信号产生第一模拟信号到第三模拟信号。使用第一模拟信号、第二模拟信号和第三模拟信号产生第二数字信号。该方法另外包括通过错误校正电路基于第一数字信号和第二数字信号产生数字输出信号。

本发明的各种实施例提供用于将模拟输入信号转换成数字输出信号的分段结构ADC。分段结构ADC包括粗略ADC、精细ADC和错误校正电路。粗略ADC在时钟信号的第一半周期期间接收模拟输入信号并且在时钟信号的第二半周期中将模拟输入信号转换成第一数字信号，其中第一半周期和第二半周期不重叠。精细ADC包括在流水线架构中被连接的第一DAC到第三DAC，以及转换电路。第一DAC到第三DAC在时钟信号的第三半周期到第五半周期中接收模拟输入信号，其中第一半周期与第三半周期到第五半周期中的至少一个半周期重叠。第一DAC到第三DAC另外从粗略ADC接收第一数字信号并且分别产生第一模拟信号到第三模拟信号。使用第一模拟信号到第三模拟信号，转换电路在第一时钟信号的完整周期中产生第二数字信号。此外，错误校正电路产生数字输出信号。

该方法和系统提供用于粗略转换和精细转换的专属阶段。即，完整周期专用于DAC转换。此外，精细ADC具有在流水线架构中实施的至少三个DAC以允许该三个DAC并行地操作而不会重叠。因此，与常规分段结构ADC相比改进了DAC的转换速度和数字输出信号的分辨率。举例来说，在一个实施方案中，制造允许1千兆样本/秒(GS/s)下的8-10位转换的ADC。此外，流水线架构不需要校准或交插。

现在参考图2，示出了根据本发明的实施例的片上系统(SoC)200的框图。SoC 200包括第一功能电路202、分段结构ADC 204和第二功能电路206。第一功能电路202可以是任何产生模拟信号的模拟电路，该模拟信号将包括发到ADC 204的模拟输入信号。

分段结构ADC 204连接到第一功能电路202以用于接收模拟输入信号并且产生数字输出信号。分段结构ADC 204可实施为图3和5中示出的分段结构ADC 300和分段结构ADC500中的一个分段结构ADC，并且产生数字输出信号。

第二功能电路206连接到分段结构ADC 204并且接收数字输出信号。第二功能电路206可以是通常可在SoC中发现的任何数字电路。

现在参考图3，示出了根据本发明的实施例的分段结构ADC 300的框图。分段结构ADC 300包括第一开关302、第一粗略ADC 304、精细ADC 306和错误校正电路308。第一分段结构ADC 300可另外包括产生第一时钟信号CLkS0(在图4中示出)的时钟产生器电路(未示出)。在一个实施例中，时钟产生器电路还产生从第一时钟信号ClkS0导出的第二时钟信号ClkS1到第五时钟信号ClkS4。在另一实施例中，第一分段结构ADC 300包括第二时钟产生器电路到第五时钟产生器电路(未示出)，其接收第一时钟信号CLKS0并且分别产生第二时钟信号ClkS1到第五时钟信号ClkS4。

第一开关302接收模拟输入信号。在一个实施例中，第一开关302在第一粗略ADC304内部。在另一实施例中，第一开关302在第一粗略ADC 304外部。第一开关302还接收第二时钟信号ClkS1。第一开关302在第一时钟信号ClkS0的至少上半周期内处于激活中，即，第一半周期对应于第二时钟信号ClkS1为高的持续时间。当第一开关302启动时，第一开关302对模拟输入信号进行采样。

在至少第一半周期内，即，当第一开关302在激活中(闭合)时，第一粗略ADC 304接收模拟输入信号。第一粗略ADC 304在第一时钟信号ClkS0的至少第二半周期内执行粗略转换以将模拟输入信号转换成第一数字信号，其中第一时钟信号ClkS0的第一半周期和第二半周期不重叠。

第一粗略ADC 304可为快闪ADC、逐次逼近寄存器(SAR)ADC等。第一粗略ADC 304包括一组比较器(未示出)，且每一比较器接收模拟输入信号并且产生第一数字信号的对应位。该组比较器因此产生第一数字信号。第一数字信号包括第一组位以使得第一数字输出信号的最高有效位(MSB)对应于该第一组位。第一粗略ADC 304另外包括温度计到二进制解码器305，连接到该组比较器以接收一元码格式的第一数字信号。解码器305将第一数字信号从一元码格式转换成二进制代码格式。

精细ADC 306连接到第一粗略ADC 304以用于接收第一数字信号。精细ADC 306还接收模拟输入信号。使用第一数字信号和模拟输入信号，精细ADC 306在第一时钟信号ClkS0的完整周期中执行精细转换以产生第二数字信号。第二数字信号包括第二组位以使得第一数字输出信号的最低有效位(LSB)对应于该第二组位。精细ADC 306包括第二开关310a到第四开关310c、第一DAC 312a到第三DAC 312c和转换电路314。

第二开关310a到第四开关310c接收模拟输入信号并且分别接收第三时钟信号ClkS2到第五时钟信号ClkS4。在第一时钟信号ClkS0的至少第三半周期到第五半周期内，第二开关310a到第四开关310c处于激活中(闭合)。第三半周期到第五半周期不重叠。此外，第三半周期到第五半周期分别对应于第三时钟信号ClkS2到第五时钟信号ClkS4为高的持续时间。第二开关310a到第四开关310c因此在第三半周期到第五半周期中对模拟输入信号进行采样。

在一个实施例中，第二开关310a到第四开关310c在精细ADC 306内部且分别在第一DAC 312a到第三DAC 312c。在另一实施例中，第二开关310a到第四开关310c在精细ADC306外部。在又一实施例中，第二开关310a到第四开关310c分别在第一DAC 312a到第三DAC312c内部。

在第三半周期到第五半周期内，即，当第二开关310a到第四开关310c启动时，第一DAC 312a到第三DAC 312c接收模拟输入信号。第一半周期与第三半周期到第五半周期中的至少一个半周期重叠。当第三半周期与第一半周期重叠时，第一DAC 312a接收模拟输入信号。当第四半周期与第一半周期重叠时，第二DAC 312b接收模拟输入信号。当第五半周期与第一半周期重叠时，第三DAC 312c接收模拟输入信号。第一DAC 312a到第三DAC 312c中的每一个DAC另外接收第一数字信号和反馈信号。在一个实施例中，第一DAC 312a到第三DAC312c是包括一组电容器(未示出)的电容性DAC。第一数字信号和反馈信号控制该组电容器的充电和放电。基于第一数字信号、反馈信号和模拟输入信号，第一DAC 312a到第三DAC312c分别产生第一模拟信号到第三模拟信号。

转换电路314连接到第一DAC 312a到第三DAC 312c并且分别接收第一模拟信号到第三模拟信号。转换电路314转换第一模拟信号到第三模拟信号中的至少一个模拟信号以产生第二数字信号。为了控制第一DAC 312a到第三DAC 312c，转换电路314产生反馈信号并且将该反馈信号提供到第一DAC 312a到第三DAC 312c。

转换电路314包括比较器316和逻辑电路318。比较器316连接到第一DAC 312a到第三DAC 312c以用于分别接收第一模拟信号到第三模拟信号。比较器316将第一模拟信号到第三模拟信号中的至少一个模拟信号与参考信号(未示出)进行比较以产生第一中间信号。如本领域的技术人员将理解，参考信号产生器(未示出)可产生参考信号。比较器316在第六时钟信号的每一周期处比较第一模拟信号。进行比较的周期的数目是基于第二数字信号的位数。举例来说，当第二数字信号包括M位时，在第六时钟信号的M个周期内，比较器316执行该比较。在一个实施例中，第一时钟产生器电路产生第六时钟信号。

逻辑电路318连接到比较器316以用于接收第一中间信号。逻辑电路318可包括SAR逻辑电路，该SAR逻辑电路包括SAR和逻辑门。比较器316和逻辑电路318逐次逼近第一模拟信号到第三模拟信号中的一个模拟信号以产生第二数字信号。逻辑电路318在第六时钟信号的每一周期处使用第一中间信号产生第一反馈信号。在第六时钟信号的每一周期之后，逻辑电路318产生第二数字信号的对应位。因此，在第六时钟信号的M个周期之后，逻辑电路318完成第二数字信号的M位的产生。

错误校正电路308借助于解码器305连接到第一粗略ADC 304并且连接到逻辑电路318以用于分别接收第一数字信号和第二数字信号。错误校正电路308将第一数字信号(即，解码的第一数字信号)的LSB与第二数字信号的MSB进行比较以确定第一数字信号的LSB是否匹配第二数字信号的MSB。基于该比较，错误校正电路308确定第一数字信号和第二数字信号是无错误还是有错误。当第一数字信号的LSB匹配第二数字信号的MSB时，第一数字信号和第二数字信号无错误，且当第一数字信号的LSB不匹配第二数字信号的MSB时，第一数字信号和第二数字信号有错误。当检测到错误时，错误校正电路308校正第一数字信号和第二数字信号中的错误。错误校正电路308基于第一数字信号和第二数字信号输出第一数字输出信号。本领域技术人员将明白，第一数字输出信号的位数是基于第一数字信号和第二数字信号的位数。举例来说，当第一数字信号为N位且第二数字信号为M位时，第一数字输出信号将为(N+M-1)位。

现在参考图4，示出了示出根据本发明的实施例的分段结构ADC 300的采样操作的时序图400。

在时间段T₀-T₁期间，第一时钟信号ClkS0到第五时钟信号ClkS4为(逻辑低状态)。

在时间T₁处，第一时钟信号ClkS0、第二时钟信号ClkS1和第三时钟信号ClkS2从低转变为高并且在时间段T₁-T₂期间为高，而第四ClkS3和第五时钟信号ClkS4保持为低。第一开关302和第二开关310a因此对模拟输入信号进行采样，因此第一粗略ADC 304和第一DAC312a接收模拟输入信号。

在时间T₂处，第二时钟信号ClkS1和第三时钟信号ClkS2从高变为低且在时间段T₂-T₃处，第二时钟信号ClkS1和第三时钟信号ClkS2保持为低，同时第四ClkS3和第五时钟信号ClkS4也保持为低。此时，第一粗略ADC 304将模拟输入信号转换成第一数字信号。

在时间T₃处，第二时钟信号ClkS1和第四时钟信号ClkS3从低转变为高并且在时间段T₃-T₄期间，第二时钟信号ClkS1和第四时钟信号ClkS3保持为高，且第三时钟信号ClkS2和第五时钟信号ClkS4保持为低。因此，第一开关302和第三开关310b闭合，因此模拟输入信号提供给第一粗略ADC 304和第二DAC 312b。

在时间T₄处，第二时钟信号ClkS1和第四时钟信号ClkS3从高转变为低。在时间段T₄-T₅期间，第二时钟信号ClkS1到第五时钟信号ClkS4保持为低。第一粗略ADC 304产生第一数字信号。在时间段T₃-T₅期间，第一数字信号从第一粗略ADC 304传播到第一DAC 312a。因此，第一DAC 312a将第一数字信号转换成第一模拟信号。

在时间T₅处，第二时钟信号ClkS1和第五时钟信号ClkS4从低转变为高。在时间段T₅-T₆期间，第二时钟信号ClkS1和第五时钟信号ClkS4保持为高，且第三时钟信号ClkS2和第四时钟信号ClkS3保持为低。第一开关302和第四开关310c因此将模拟输入信号传送到第一粗略ADC304和第三DAC 312c。

在时间T₆处，第二时钟信号ClkS1和第五时钟信号ClkS4从高转变为低。在时间段T₆-T₇期间，第二时钟信号ClkS1到第五时钟信号ClkS5保持为低，且第一粗略ADC 304产生第一数字信号。此外，在时间段T₅-T₇期间，第一数字信号从第一粗略ADC 304传播到第二DAC312b。第二DAC 312b将第一数字信号转换为第二模拟信号。转换电路314接收第一模拟信号并且将第一模拟信号转换为第二数字信号。

在时间T₇处，第二时钟信号ClkS1和第三时钟信号ClkS2从低转变为高。在时间段T₇-T₈期间，第二时钟信号ClkS1和第三时钟信号ClkS2保持为高，且第四ClkS3和第五时钟信号ClkS4保持为低。第一开关302和第二开关310a因此将模拟输入信号传送到第一粗略ADC304和第一DAC 312a。

在时间T₈处，第二时钟信号ClkS1和第三时钟信号ClkS2从高转变为低。在时间段T₈-T₉期间，第二时钟信号ClkS1到第五时钟信号ClkS4保持为低，且第一粗略ADC 304产生第一数字信号。此外，在时间段T₇-T₉期间，第一数字信号从第一粗略ADC 304传播到第三DAC312c。第三DAC 312c因此将第一数字信号转换为第三模拟信号。转换电路314接收第二模拟信号并且将第二模拟信号转换为第二数字信号。

在时间T₉处，第二时钟信号ClkS1和第四时钟信号ClkS3从低转变为高。在时间段T₉-T₁₀期间，第二时钟信号ClkS1和第四时钟信号ClkS3保持为高，且第四ClkS3和第五时钟信号ClkS4保持为低，因此第一开关302和第三开关310b将模拟输入信号传送到第一粗略ADC 304和第二DAC 312b。

在时间T₁₀处，第二时钟信号ClkS1和第四时钟信号ClkS3从高转变为低。在时间段T₁₀-T₁₁期间，第二时钟信号ClkS1到第五时钟信号ClkS4保持为低且第一粗略ADC 304产生第一数字信号。此外，在时间段T₉-T₁₁期间，第一数字信号从第一粗略ADC 304传播到第一DAC312a。第一DAC 312a因此将第一数字信号转换为第一模拟信号。转换电路314接收第三模拟信号并且将第三模拟信号转换为第二数字信号。

在时间T₁₁处，第二时钟信号ClkS1和第五时钟信号ClkS4从低转变为高。在时间段T₁₁-T₁₂期间，第二时钟信号ClkS1和第五时钟信号ClkS4保持为高，且第三时钟信号ClkS2和第四时钟信号ClkS3保持为低。第一开关302和第四开关310c因此将模拟输入信号传送到第一粗略ADC 304和第三DAC 312c。

在时间T₁₂处，第二时钟信号ClkS1和第五时钟信号ClkS4从高转变为低。在时间段T₁₂-T₁₃期间，第二时钟信号ClkS1到第五时钟信号ClkS4和ClkS4保持为低。第一粗略ADC304因此产生第一数字信号。此外，在时间段T₁₁-T₁₃期间，第一数字信号从第一粗略ADC 304传播到第二DAC 312b。第二DAC 312b因此将第一数字信号转换为第二模拟信号。转换电路314接收第一模拟信号并且将第一模拟信号转换为第二数字信号。

本领域的技术人员将理解，在T₁₃-T₁₈内，第一开关302和第二开关310a到第四开关310c以类似于在T₇-T₁₂内的模拟输入信号的采样的方式对模拟输入信号进行采样。

现在参考图5，示出了根据本发明的另一实施例的分段结构ADC 500的框图。在此实施例中，存在三个粗略ADC代替在ADC 300中仅有的一个粗略ADC(图3)，且精细ADC与在图3中相同。因此，分段结构ADC 500包括第五开关502a到第七开关502c、第二粗略ADC 504a到第四粗略ADC 504c、精细ADC 306和错误校正电路308。

第五开关502a到第七开关502c接收模拟输入信号。在一个实施例中，第五开关502a到第七开关502c分别在第二粗略ADC 504a到第四粗略ADC 504c内部。在另一实施例中，第五开关502a到第七开关502c分别在第二粗略ADC 504a到第四粗略ADC 504c外部。第五开关502a到第七开关502c接收可由第一时钟产生器电路产生或从第一时钟信号ClkS0导出的第七时钟信号ClkS6到第九时钟信号ClkS8。

在第一时钟信号ClkS0的至少第六半周期到第八半周期内，第五开关502a到第七开关502c处于激活中。在一个实施例中，在第一时钟信号ClkS0的第一完整周期到第三完整周期内，即，在对应于第七时钟信号ClkS6到第九时钟信号ClkS8保持为高的持续时间的第一半周期到第三半周期内，第五开关502a到第七开关502c处于激活中。当第五开关502a到第七开关502c启动时，第五开关502a到第七开关502c对模拟输入信号进行采样。

在至少第六半周期到第八半周期内，即，当第五开关502a到第七开关502c处于激活中时，第二粗略ADC 504a到第四粗略ADC 504c接收模拟输入信号。第二粗略ADC 504a到第四粗略ADC 504c在第一时钟信号ClkS0的至少第九半周期到第十一半周期内分别将模拟输入信号转换为第三数字信号到第五数字信号。

第二粗略ADC 504a到第四粗略ADC 504c可为快闪ADC、SAR ADC等。在一个实施例中，第二粗略ADC 504a到第四粗略ADC 504c包括第四DAC到第六DAC(未示出)和第一SAR转换电路到第三SAR转换电路(未示出)。在另一实施例中，第二粗略ADC 504a到第四粗略ADC504c包括SAR转换电路(未示出)并且与精细ADC 306共用第一DAC 312a到第三DAC 312c。第二粗略ADC 504a到第四粗略ADC 504c逐次逼近模拟输入信号以产生第三数字信号到第五数字信号。第三数字信号到第五数字信号包括第三组位到第五组位以使得第二数字输出信号的MSB对应于第三组位到第五组位。

精细ADC 306连接到第二粗略ADC 504a到第四粗略ADC 504c以用于分别接收第三数字信号到第五数字信号。精细ADC 306还接收模拟输入信号。基于第三数字信号到第五数字信号和模拟输入信号，精细ADC 306在第一时钟信号ClkS0的完整周期中产生第六数字信号。第六数字信号包括第六组位，该第六组位是第二数字输出信号的LSB。精细ADC 306包括第二开关310a到第四开关310c、第一DAC 312a到第三DAC 312c和转换电路314。

第二开关310a到第四开关310c接收第七时钟信号ClkS6到第九时钟信号ClkS8，并且在第一时钟信号ClkS0的至少第六半周期到第八半周期内处于激活中。第二开关310a到第四开关310c分别在第一完整周期到第三完整周期内对模拟输入信号进行采样。第一完整周期到第三完整周期不重叠。

第一DAC 312a到第三DAC 312c在至少第六半周期到第八半周期内接收模拟输入信号。第一DAC 312a到第三DAC 312c中的每一个DAC另外接收第二反馈信号。第一DAC 312a到第三DAC 312c对模拟输入信号进行采样以产生第四模拟信号到第六模拟信号。

转换电路314连接到第一DAC 312a到第三DAC 312c以用于分别接收第一模拟信号到第三模拟信号。转换电路314基于第三模拟信号到第五模拟信号中的至少一个模拟信号产生第六数字信号。分别以第一中间信号和第一反馈信号的产生类似的方式，比较器316产生第二中间信号且逻辑电路318产生第二反馈信号。

错误校正电路308接收第三数字信号到第六数字信号。第三数字信号到第六数字信号可在提供给错误校正电路308之前被解码和延迟。错误校正电路308将第三数字信号到第五数字信号中的一个数字信号的LSB与第六数字信号的MSB进行比较并且以类似于第一数字输出信号的方式输出第二数字输出信号。

图6是示出根据本发明的实施例的分段结构ADC 500的采样操作的时序图600。

在时间段T₀-T₁期间，第七时钟信号ClkS6到第九时钟信号ClkS8处于逻辑低状态。

在时间T₁处，第七时钟信号ClkS6从低转变为高。在时间段T₁-T₃期间，第七时钟信号ClkS6保持为高，且第八时钟信号ClkS7和第九时钟信号ClkS8保持为低。第五开关502a和第二开关310a因此将模拟输入信号传送到第二粗略ADC 504a和第一DAC 312a。

在时间T₃处，第七时钟信号ClkS6从高转变为低且第八时钟信号ClkS7从低转变为高，且第七时钟信号ClkS6和第九时钟信号ClkS8保持为低。在时间段T₃-T₅期间，第八时钟信号ClkS7保持为高。第六开关502b和第三开关310b因此将模拟输入信号传送到第三粗略ADC504b和第二DAC 312b。第二粗略ADC 504a因此将模拟输入信号转换为第三数字信号。

在时间T₅处，第八时钟信号ClkS7从高转变为低且第九时钟信号ClkS8从低转变为高。在时间段T₅-T₇期间，第九时钟信号ClkS8保持为高，且第七时钟信号ClkS6和第八时钟信号ClkS7保持为低。第七开关502c和第四开关310c因此将模拟输入信号传送到第四粗略ADC504c和第三DAC 312c。第三粗略ADC 504b因此将模拟输入信号转换为第四数字信号。转换电路314接收第四模拟信号并且将第四模拟信号转换成第六数字信号。

在时间T₇处，第七时钟信号ClkS6从低转变为高。在时间段T₇-T₉期间，第七时钟信号ClkS6保持为高，且第八时钟信号ClkS7和第九时钟信号ClkS8保持为低。第五开关502a和第二开关310a因此将模拟输入信号传送到第二粗略ADC 504a和第一DAC 312a。转换电路314接收第五模拟信号并且将第五模拟信号转换为第六数字信号。此外，第四粗略ADC 504c将模拟输入信号转换为第五数字信号。

在时间T₉处，第七时钟信号ClkS6从高转变为低且第八时钟信号ClkS7从低转变为高。在时间段T₉-T₁₁期间，第八时钟信号ClkS7保持为高且第七时钟信号ClkS6和第九时钟信号ClkS8保持为低。第六开关502b和第三开关310b因此对模拟输入信号进行采样，因此第三粗略ADC 504b和第二DAC 312b接收模拟输入信号。第二粗略ADC 504a将模拟输入信号转换为第三数字信号。转换电路314接收第六模拟信号并且将第六模拟信号转换为第六数字信号。

在时间T₁₁处，第八时钟信号ClkS7从高转变为低且第九时钟信号ClkS8从低转变为高。在时间段T₁₁-T₁₃期间，第九时钟信号ClkS8保持为高，且第七时钟信号ClkS6和第八时钟信号ClkS7保持为低。第七开关502c和第四开关310c因此对模拟输入信号进行采样，因此第四粗略ADC 504c和第三DAC 312c接收模拟输入信号。第三粗略ADC 504b将模拟输入信号转换为第四数字信号。转换电路314接收第四模拟信号并且将第四模拟信号转换为第六数字信号。

本领域技术人员将理解，在T₁₃-T₁₈内，第五开关502a到第七开关502c和第二开关310a到第四开关310c以类似于在T₇-T₁₂内的模拟输入信号的采样的方式对模拟输入信号进行采样。

本领域的技术人员将明白，当对模拟输入信号进行采样的持续时间是第一时钟信号ClkS0的半周期时，模拟输入信号的转换和第三数字信号到第五数字信号的传播的持续时间是第一时钟信号ClkS0的一个半的周期。

现参考图7，示出了示出根据本发明的又一实施例的分段结构ADC 204的采样操作的时序图700，其中实施与图3中示出的分段结构ADC 300类似的分段结构ADC 204，但精细ADC 306包括第八开关(未示出)和在流水线架构中与第一DAC 312a到第三DAC 312c连接的第四DAC(未示出)。第八开关接收从第一时钟信号ClkS0导出的第十时钟信号ClkS9。第四DAC在结构和功能上类似于第一DAC 312a到第三DAC 312c。第四DAC因此当第八开关启动时接收模拟输入信号。第四DAC另外接收第一数字信号并且产生第七模拟信号(未示出)。

第三时钟信号ClkS2、第四时钟信号ClkS3、第五时钟信号ClkS4和第十时钟信号ClkS9中的每一个时钟信号从低转变为高的持续时间对应于第一时钟信号ClkS0的三个半的周期。因此，第一分段结构ADC 300使用三个半的周期将模拟输入信号转换为第一数字输出信号。此外，在第一时钟信号ClkS0的完整周期中执行精细转换时，两个半的周期用于模拟输入信号的粗略转换和第一数字信号从第一粗略ADC 304到第一DAC 312a到第三DAC312c中的一个DAC的传播。

本领域的技术人员将进一步理解，当分段结构ADC 500以四个DAC予以实施时，粗略转换的时间是第一时钟信号ClkS0的两个半的周期。

本领域的技术人员将进一步理解，第二分段结构ADC 500中的粗略转换所需的粗略ADC的数目是基于粗略转换的时间和精细ADC 306中的DAC的数目。

现在参考图8，示出了示出根据本发明的实施例的由分段结构ADC 300执行的用于将模拟输入信号转换成数字输出信号的方法的流程图800。

在步骤802处，第一分段结构ADC 300接收模拟输入信号。在至少第一半周期内，即，当第一开关302处于激活中时，第一粗略ADC 304接收模拟输入信号。分别在至少第三半周期到第五半周期内，即，当第二开关310a到第四开关310c处于激活中时，精细ADC 306的第一DAC 312a到第三DAC 312c接收模拟输入信号。第一半周期与第三半周期到第五半周期中的至少一个半周期重叠。

在步骤804处，第一粗略ADC 304在至少第二半周期中产生第一数字信号并且将模拟输入信号转换成第一数字信号。第一半周期和第二半周期不重叠且第二半周期到第五半周期不重叠。

在步骤806处，第一DAC 312a到第三DAC 312c分别产生第一模拟信号到第三模拟信号，且转换电路314产生第二数字信号。

在步骤808处，错误校正电路308基于第一数字信号和第二数字信号产生第一数字输出信号。

本领域的技术人员将明白，分段结构ADC 500以类似于由第一分段结构ADC 300执行的步骤的方式执行前述步骤。

分段结构ADC 300和500中的每一个分段结构ADC在流水线架构中具有三个或更多个DAC。因此，ADC 300和500的转换速度与常规分段结构ADC的转换速度相比更快速。此外，归因于第一分段结构ADC 300和第二分段结构ADC分段结构ADC 500中的较高数目的DAC，第一数字输出信号和第二数字输出信号的分辨率比常规分段结构ADC的数字输出信号的分辨率更好。在例子中，第一分段结构ADC 300和第二分段结构ADC 500的转换速度是1千兆样本/秒(GS/s)且分辨率是8-12位。此外，通过为粗略转换和精细转换提供专属阶段，第一分段结构ADC 300和第二分段结构ADC 500与常规分段结构ADC相比消耗较少功率。

一些常规ADC为粗略操作分配小窗，这与任何其它分段结构ADC类似，且此类型的分配是分段结构ADC的速度限制因素。相比之下，在本发明中，依据由DAC的数目确定的多个“半周期”分配粗略转换时间。此时序改变还提供选择任何类型的ADC用于粗略转换的灵活性，该灵活性在必须使用快闪存储器的常规分段结构ADC中是不可能实现的。

如本文中所使用，术语“高”和“低”分别指代高逻辑状态和低逻辑状态。

虽然已示出和描述本发明的各种实施例，但将清楚，本发明不仅仅限于这些实施例。在不脱离如权利要求书中所描述的本发明的精神和范围的情况下，本领域的技术人员将明白许多修改、改变、变化、替代和等效物。