本发明公开了一种带宽降速修复方法、装置及电子设备,应用于BIOS模块,BIOS模块与包含有寄存器的CPLD模块一侧连接,用于与CPLD模块进行通信,CPLD模块另一侧与配置有目标带宽的PCIE模块连接,用于获取PCIE模块的链路带宽；方法包括：当设备启动时,从CPLD模块中获取PCIE模块的链路带宽；将链路带宽与目标带宽进行比对,确定PCIE模块是否出现带宽降速；当PCIE模块出现带宽降速,向CPLD模块发送寄存器连接状态控制指令,寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作。

本发明公开了一种CPU与FPGA的数据传输动态监测方法及系统,其中,所述方法包括：构建CPU与FPGA间的数据传输通道；获得CPU端的第一数据包,且进行初始动态标记,获得第一动态标记；获得所述第一数据包传输至所述FPGA端的第二数据包；设定FPGA端的数据回传应答规则；根据所述数据回传应答规则,获得所述FPGA端对所述第二数据包的第一回传应答序号,且进行回传动态标记,获得第二动态标记；将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统,获得动态监测结果,对所述CPU与所述FPGA的数据传输进行动态监测。解决了现有技术中存在CPU与FPGA之间进行大数据传输时,常会由于FPGA的反压/阻塞问题,导致传输过程中数据丢失的技术问题。

本申请实施例提供了数据传输方法、装置、电子设备及存储介质,该方法包括：获取待发送数据的数字编码；根据预设帧时间及预设编码电平转换规则,确定待发送数据的数字编码对应的各通用输入/输出端口GPIO电平帧,得到各目标GPIO电平帧,其中,预设帧时间为单帧GPIO电平帧的时长,预设编码电平转换规则为数字编码与GPIO电平帧的对应规则；依次向接收端发送各目标GPIO电平帧。本申请实施例的数据传输方法中,采用GPIO电平帧的形式进行数据传输,各单帧GPIO电平帧的时长均为预设帧时间,能够通过时长有效区分各GPIO电平帧,从而能够有效区分各数据,降低了采样难度,有效的实现了点对点的单线GPIO数据传输。

系统、方法和设备可以涉及主机设备,该主机设备包括根复合体、链路和耦合到总线链路的互连协议栈。互连协议栈可以包括复用逻辑和物理层逻辑,复用逻辑用于选择快速外围组件互连(PCIe)上层模式或加速器链路协议上层模式中的一个,PCIe上层模式或加速器链路协议上层模式用于通过链路进行通信,物理层逻辑用于确定与PCIe上层模式或加速器链路协议上层模式中的一者或两者相关联的一个或多个低延迟特征。

一种方法包括检测数据总线(208)上的微帧起始包(pSOF)。如果在pSOF之后的第一阈值时段期间至少一个数据包包含在微帧中,则发射器(212、228)保持在活动状态。如果在pSOF之后的第一阈值时段期间没有数据包包含在微帧中,则发射器(212、228)从活动状态转换为关闭状态。该方法还包括在微帧结束之前的切回时段之前将发射器(212、228)从关闭状态转换到活动状态。该方法还包括如果在关闭状态下接收到数据包,则将发射器(212、228)从关闭状态转换到活动状态。该方法还包括丢弃在关闭状态下接收的数据包并且当数据包被丢弃时从关闭状态转换到活动状态。