具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

BIOS（Basic Input Output System，基本输入输出系统）是一组固化到计算机内主板上的一个ROM芯片上的程序，其保存计算机最重要的基本输入输出程序，开机后自检程序和系统自启动程序。CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)是采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术构成的高密度、高速度和低功耗的数字集成电路。

本发明实施例公开了一种带宽降速修复方法，应用于BIOS模块，如图2所示，该BIOS模块通过CPU与包含有寄存器的CPLD模块一侧连接，用于与CPLD模块进行通信，CPLD模块另一侧与配置有目标带宽的PCIE模块连接，用于获取PCIE模块的链路带宽。PCIE模块目标带宽的配置方式可以是将相应带宽的显卡（如PEX8733卡）插入到设备机箱内完成带宽配置。BIOS模块可以通过IIC（Inter-Integrated Circuit，集成电路总线）实现BIOS模块与CPLD模块之间的信息交互；同时PEX8733卡会把卡的相关信息，如卡的在位信息、复位信息、电源控制信息以及当前链路带宽信息等发送至CPLD模块。如图1所示，该方法包括如下步骤：

步骤101，当设备启动时，从CPLD模块中获取PCIE模块的链路带宽。

示例性地，设备启动过程可以包括设备开机或者设备重启过程，当检测到设备开机或设备重启时，通过BIOS模块从CPLD模块中获取PCIE模块的链路带宽。具体地，CPLD模块可以按照一定间隔时长从PCIE模块中获取当前链路带宽或者是CPLD模块在接收到BIOS模块发送的链路带宽获取请求时获取PCIE模块的当前链路带宽，继而通过IIC将获取到的链路带宽发送至BIOS模块。

步骤102，将链路带宽与目标带宽进行比对，确定PCIE模块是否出现带宽降速。当PCIE模块出现带宽降速，执行步骤103。

示例性地，该目标带宽可以为初始为PCIE模块配置的带宽，如配置PEX8733卡支持X16的带宽，则该目标带宽为X16。将获取到的链路带宽与目标带宽进行比对，当比对结果不一致则表明PCIE模块出现带宽降速情况，需要进行带宽降速恢复操作；当获取到的链路带宽与目标带宽一致，则停止响应带宽降速修复操作。

步骤103，向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作。

示例性地，寄存器禁用连接与启用连接的状态转换可以通过改变寄存器地址偏移位来实现，如可以预先指定寄存器地址偏移位为“0”时，寄存器响应“Enable LINK（启用连接）”操作，寄存器地址偏移位为“1”时，寄存器响应“Disable Link（禁用连接）”操作，故向CPLD模块发送的寄存器连接状态控制指令可以是用于改变寄存器地址偏移位的指令，通过发送改变寄存器地址偏移位指令，控制寄存器先响应禁用连接操作再响应启用连接操作。本申请实施例对寄存器地址偏移位的具体表征形式不作限定，本领域技术人员可以根据实际需要确定，只要通过改变地址偏移位来控制寄存器的禁用和启用连接操作即可。寄存器连接状态控制指令还可以是使用预先约定的通信协议先后向CPLD模块发送表达禁用和启用连接的一段协议指令，CPLD模块在接收到协议指令后按照预先约定的通信协议进行解析操作，根据解析结果来控制寄存器响应对应的连接操作。

本发明实施例提供的带宽降速修复方法，通过向CPLD模块发送寄存器连接状态控制指令，控制寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作，使得PCIE模块链路重新进行初始化以及训练操作继而实现链路带宽修复。整个过程在实现了带宽降速修复的同时寄存器禁用与启用连接只需毫秒级的耗时，提高了带宽降速修复的及时性，满足了对设备开机时长的要求。当在linux系统下，可以使用setpci命令来完成上述带宽降速修复操作。

作为本发明一个可选实施方式，步骤103中当PCIE模块出现带宽降速，向CPLD模块发送寄存器连接状态控制指令，包括：对PCIE模块进行带宽配置信息检测；当PCIE模块配置有带宽配置显卡，执行向CPLD模块发送寄存器连接状态控制指令的操作。

示例性地，当检测到PCIE模块出现带宽降速，先对PCIE模块进行带宽配置信息检测，当PCIE模块配置有带宽配置显卡（如PEX8733卡），执行后续的寄存器连接状态控制指令发送操作；当PCIE模块未配置有带宽配置显卡，仅仅存在带宽降速情况，停止向CPLD模块发送寄存器连接状态控制指令的操作，避免在设备机箱无卡插入的情况下执行无效的带宽恢复操作，影响设备开机进度。

作为本发明一个可选实施方式，如图3所示，步骤103之后，该方法还包括：

步骤104，对PCIE模块的带宽降速修复结果进行检测。示例性地，带宽降速修复结果的检测方式可以是再次从CPLD模块中获取PCIE模块的链路带宽，将链路带宽与目标带宽进行比对，进而确定PCIE模块是否仍出现带宽降速情况。具体参见上述实施例对应步骤，在此不再赘述。

步骤105，当PCIE模块仍出现带宽降速，重复向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作的步骤，直至达到目标次数。示例性地，本申请实施例对该目标次数不作限定，本领域技术人员可以根据实际需要确定。本申请实施例中该目标次数为3次，通过将带宽降速修复的次数设置为3次，在可以保证带宽降速可靠恢复的同时避免了过度重复修复对开机进度造成影响。

作为本发明一个可选实施方式，如图4所示，步骤103中向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作，包括：

步骤1031a，向CPLD模块发送寄存器禁用连接控制指令，使得寄存器根据接收到的指令响应禁用连接操作；具体的通过发送指令来控制寄存器禁用连接的方式参见上述实施例中步骤103，在此不再赘述。

步骤1032a，响应计时操作，当达到目标时长向CPLD模块发送寄存器启用连接控制指令，使得寄存器根据接收到的指令响应启用连接操作。具体的通过发送指令来控制寄存器启用连接的方式参见上述实施例中步骤103，在此不再赘述。

示例性地，在寄存器先响应禁用连接、再响应启用连接的过程中，为了保证PCIE模块可以可靠完成初始化以及重新训练的操作，提高带宽降速恢复的成功率，在寄存器响应禁用连接操作后间隔一定的时长再控制寄存器响应启用连接操作。该目标时长可以为40-60ms，本申请实施例优选为50ms，对该目标时长的设定不作限定，本领域技术人员可以根据实际需要确定。

作为本发明一个可选实施方式，该寄存器连接状态控制指令包括：寄存器禁用连接控制指令、寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令；如图5所示，步骤103中向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作，还包括：

步骤1031b，向CPLD模块发送寄存器禁用连接控制指令，使得寄存器根据接收到的指令响应禁用连接操作；具体的通过发送指令来控制寄存器禁用连接的方式参见上述实施例中步骤103，在此不再赘述。

步骤1032b，向CPLD模块发送寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令，使得寄存器根据接收到的指令响应启用连接延时操作。具体的通过发送指令来控制寄存器启用连接的方式参见上述实施例中步骤103，在此不再赘述。

示例性地，向CPLD发送的寄存器连接状态控制指令同时包含三部分指令：寄存器禁用连接控制指令、寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令，先向CPLD模块发送寄存器禁用连接控制指令，使得寄存器根据接收到的指令响应禁用连接操作，再同时向CPLD模块发送寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令，使得寄存器根据接收到的指令先响应一定间隔时长的计时操作后再启用连接，实现对寄存器启用连接延时控制，保证PCIE模块可以可靠完成初始化以及重新训练的操作，提高带宽降速恢复的成功率。

作为本发明一个可选实施方式，该方法还包括：将对PCIE模块带宽降速的修复次数以及每一次修复操作对应的修复结果发送至CPLD模块的寄存器中存储。将修复次数和每一次修复操作对应的修复结果发送至寄存器中存储，便于用户利用CPLD模块中记录的修复数据进行带宽异常修复结果分析。

作为本发明一个可选实施方式，该方法还包括：将PCIE模块的带宽降速信息发送至CPLD模块，使得CPLD模块将带宽降速信息存储在寄存器中。

示例性地，带宽降速信息可以包括但不限于带宽异常时间、发生异常时的设备状态以及带宽降速异常程度。通过将带宽降速信息存储在CPLD模块的寄存器中，便于用户对带宽异常情况进行统计分析的同时也利于其他与CPLD模块连接的器件模块从CPLD中及时获知PCIE模块的带宽情况。

通过上述实施例记载的方法，可以及时对芯片中出现的带宽降速问题进行修复，提升了芯片性能的可靠性，便于在各行各业批量推广使用。

在本发明实施例中还提供了一种带宽降速修复装置，该装置用于实现上述实施例及可选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“模块”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。

如图6所示，该装置应用于BIOS模块，BIOS模块与CPLD模块一侧连接，用于与CPLD模块进行通信，CPLD模块另一侧与配置有目标带宽的PCIE模块连接，用于获取PCIE模块的链路带宽；该装置包括：

链路带宽获取模块301，用于当设备启动时，从CPLD模块中获取PCIE模块的链路带宽；

降速确定模块302，用于将链路带宽与目标带宽进行比对，确定PCIE模块是否出现带宽降速；

指令发送模块303，用于当PCIE模块出现带宽降速，向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作。

本发明实施例提供的带宽降速修复装置，当在设备启动阶段BIOS模块检测出PCIE模块出现带宽降速的情况时，向CPLD模块发送寄存器连接状态控制指令，控制寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作，使得PCIE模块链路重新进行初始化以及训练操作继而实现链路带宽修复，整个带宽降速修复过程寄存器禁用与启用连接只需毫秒级的耗时，提高了带宽降速修复的及时性，满足了对设备开机时长的要求。

作为本发明一个可选实施方式，指令发送模块303包括：带宽配置信息检测模块，用于当PCIE模块出现带宽降速，对PCIE模块进行带宽配置信息检测；执行模块，用于当PCIE模块配置有带宽配置显卡，执行向CPLD模块发送寄存器连接状态控制指令的操作。

作为本发明一个可选实施方式，该装置还包括：修复结果检测模块，用于对PCIE模块的带宽降速修复结果进行检测；指令重复发送模块，用于当PCIE模块仍出现带宽降速，重复向CPLD模块发送寄存器连接状态控制指令，使得寄存器根据接收到的指令先响应禁用连接操作再响应启用连接操作的步骤，直至达到目标次数。

作为本发明一个可选实施方式，指令发送模块303，包括：第一指令发送模块，用于向CPLD模块发送寄存器禁用连接控制指令，使得寄存器根据接收到的指令响应禁用连接操作；第二指令发送模块，用于响应计时操作，当达到目标时长向CPLD模块发送寄存器启用连接控制指令，使得寄存器根据接收到的指令响应启用连接操作。

作为本发明一个可选实施方式，寄存器连接状态控制指令包括：寄存器禁用连接控制指令、寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令；指令发送模块303，还包括：第三指令发送模块，用于向CPLD模块发送寄存器禁用连接控制指令，使得寄存器根据接收到的指令响应禁用连接操作；第四指令发送模块，用于向CPLD模块发送寄存器启用连接控制指令以及寄存器禁用与启用连接操作的间隔时长指令，使得寄存器根据接收到的指令响应启用连接延时操作。

作为本发明一个可选实施方式，该装置还包括：第一存储模块，用于将对PCIE模块带宽降速的修复次数以及每一次修复操作对应的修复结果发送至CPLD模块的寄存器中存储。

作为本发明一个可选实施方式，该装置还包括：第二存储模块，用于将PCIE模块的带宽降速信息发送至CPLD模块，使得CPLD模块将带宽降速信息存储在寄存器中。

本发明实施例还提供了一种电子设备，如图7所示，该电子设备可以包括处理器401和存储器402，其中处理器401和存储器402可以通过总线或者其他方式连接，图7中以通过总线连接为例。

处理器401可以为中央处理器（Central Processing Unit，CPU）。处理器401还可以为其他通用处理器、数字信号处理器（Digital Signal Processor，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）、现场可编程门阵列（Field-Programmable Gate Array，FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等芯片，或者上述各类芯片的组合。

存储器402作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态计算机可执行程序以及模块，如本发明实施例中的带宽降速修复方法对应的程序指令/模块。处理器401通过运行存储在存储器402中的非暂态软件程序、指令以及模块，从而执行处理器的各种功能应用以及数据处理，即实现上述方法实施例中的带宽降速修复方法。

存储器402可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储处理器401所创建的数据等。此外，存储器402可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器402可选包括相对于处理器401远程设置的存储器，这些远程存储器可以通过网络连接至处理器401。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

所述一个或者多个模块存储在所述存储器402中，当被所述处理器401执行时，执行如图1-图5所示实施例中的带宽降速修复方法。

上述电子设备具体细节可以对应参阅图1-图5所示的实施例中对应的相关描述和效果进行理解，此处不再赘述。

本领域技术人员可以理解，实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述存储介质可为磁碟、光盘、只读存储记忆体（Read-Only Memory，ROM）、随机存储记忆体（Random AccessMemory，RAM）、快闪存储器（Flash Memory）、硬盘（Hard Disk Drive，缩写：HDD）或固态硬盘（Solid-State Drive，SSD)等；所述存储介质还可以包括上述种类的存储器的组合。

虽然结合附图描述了本发明的实施例，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。