具体实施方式

本申请实施例通过提供一种CPU与FPGA的数据传输动态监测方法及系统，解决了现有技术中CPU与FPGA之间进行大数据传输时，常会由于FPGA的反压/阻塞问题，导致传输过程中数据丢失的技术问题。通过对数据传输CPU端的数据传输动态进行初始标记，同时对FPGA端回传后的应答序号进行数据传输动态的二次标记，对初始标记和二次标记进行分特征比对，包括数据传输速率，是否有丢包等，进而根据比对结果对数据的传输过程进行动态监测，达到了对CPU与FPGA之间的数据传输进行实时监测，确保数据正常可靠传输，进而提高数据的传输速率的技术效果。

下面，将参考附图详细的描述根据本申请的示例实施例。显然，所描述的实施例仅是本申请的一部分实施例，而不是本申请的全部实施例，应理解，本申请不受这里描述的示例实施例的限制。

申请概述

近年来，随着社会服务信息化的高速发展，在互联网、物联网、金融、物流、电磁等各方面数据都呈现指数级的增长。大数据的传输是大数据处理基本流程的重要一环，高性能的数据传输可以为后续数据分析特别是实时分析提供保障。现有技术中存在CPU与FPGA之间进行大数据传输时，常会由于FPGA的反压/阻塞问题，导致传输过程中数据丢失的技术问题。

针对上述技术问题，本申请提供的技术方案总体思路如下：

本申请实施例提供一种CPU与FPGA的数据传输动态监测方法，其中，所述方法包括：构建CPU与FPGA间的数据传输通道；获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记；基于所述数据传输通道，获得所述第一数据包传输至所述FPGA端的第二数据包；设定FPGA端的数据回传应答规则；根据所述数据回传应答规则，获得所述FPGA端对所述第二数据包的第一回传应答序号，且进行回传动态标记，获得第二动态标记；将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统，获得动态监测结果，对所述CPU与所述FPGA的数据传输进行动态监测。

为了更好地理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

实施例一

如图1所示，本申请实施例提供了一种CPU与FPGA的数据传输动态监测方法，其中，所述方法包括：

步骤S100：构建CPU与FPGA间的数据传输通道；

步骤S200：获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记；

具体而言，由于在CPU与FPGA之间进行大数据传输时，常会由于FPGA的反压/阻塞问题，导致传输过程中数据丢失，为了解决数据丢包的问题，在本申请实施例中，通过对CPU与FPGA之间的数据传输进行动态标记，可有效规避此类问题的发生，具体的，可构建CPU与FPGA间的数据传输通道，所述数据传输通道用于传输CPU与FPGA间的数据包，中央处理器（central processing unit，简称CPU）作为计算机系统的运算和控制核心，是信息处理、程序运行的最终执行单元；FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。进而可获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记，具体的，任意一台主机都能够发送具有任意源地址的数据包。当数据包进行长距离的传输时需要经过许多中继站。每个中继站就是一台主机或路由器，他们基于路由信息，将数据包向下一个中继站传递。在数据传输的路途上，如果路由器遇到大数据流量的情况下，它可能在没有任何提示的情况下丢掉一些数据包。其中，所述第一数据包包括传输的数据信息，通过对所述第一数据包进行初始动态标记，可获得第一动态标记，所述第一动态标记包括传输的数据信息以及传输速率等。

步骤S300：基于所述数据传输通道，获得所述第一数据包传输至所述FPGA端的第二数据包；

步骤S400：设定FPGA端的数据回传应答规则；

具体而言，已知构建所述数据传输通道，可基于此，获得所述第一数据包传输至所述FPGA端的第二数据包，一般而言，若传输过程无误，所述第二数据包中的数据信息与所述第一数据包的传输数据信息一致，反之，则存在差异。进一步的，为了确保数据安全无误的传输到FPGA端，可设定FPGA端的数据回传应答规则，即当数据传输到所述FPGA端，所述FPGA端可向所述CPU端反馈一个应答序号，若所述CPU端接收到应答序号，则表示当前数据传输正常，具体的，所述数据回传应答规则包含两种，可以是专门应对包或随应答数据包。

步骤S500：根据所述数据回传应答规则，获得所述FPGA端对所述第二数据包的第一回传应答序号，且进行回传动态标记，获得第二动态标记；

步骤S600：将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统，获得动态监测结果，对所述CPU与所述FPGA的数据传输进行动态监测。

具体而言，当所述第一数据包传输至所述FPGA端，所述FPGA端会根据所述第二数据包向所述CPU端发送回传应答序号，且进行回传动态标记，所述第一回传应答序号与所述第二数据包具有直接相关性，具体的，若数据传输过程准确无误，所述第二数据包与所述第一数据包一致，则所述第一回传应答序号间接地与所述第一数据包具有直接相关性；反之，若数据传输过程存在问题，所述第二数据包相比于所述第一数据包存在丢包等，使得所述第一回传应答序号与所述第二数据包具有直接相关性，因此，可通过对所述第一回传应答序号进行标记，进而将所述第一动态标记和所述第二动态标记进行对比，所述动态监测结果即为对比结果，因所述第一动态标记结果与所述第一数据包具有直接相关性，若所述第一动态标记和所述第二动态标记一致，则说明数据传输正常，反之，则不正常，进而实现了对CPU与FPGA之间的数据传输进行实时监测，确保数据正常可靠传输，进而提高数据的传输速率的技术效果。

进一步的，如图2所示，本申请实施例还包括：

步骤S610：根据所述第一动态标记，获得第一数据传输速率和第一数据包信息；

步骤S620：根据所述第二动态标记，获得第二数据传输速率和第二数据包信息；

步骤S630：基于所述第一数据传输速率和所述第二数据传输速率，获得数据传输速率差值信息；

步骤S640：基于所述第一数据包信息，判断所述第二数据包信息是否存在丢包；

步骤S650：若所述第二数据包信息存在丢包，综合所述数据传输速率差值信息，生成第一动态监测结果。

具体而言，为了对所述CPU与所述FPGA的数据传输进行动态监测，更具体的，可根据所述第一动态标记，获得第一数据传输速率和第一数据包信息，因所述第一动态标记与所述第一数据包具有直接相关性，则所述第一数据传输速率为所述第一数据包的传输速率，所述第一数据包信息为所述第一数据包中包含的数据信息，同理，所述第二动态标记与所述第二数据包具有直接相关性，则所述第二数据传输速率为所述第二数据包的传输速率，所述第二数据包信息为所述第二数据包中包含的数据信息，进而基于所述第一数据传输速率和所述第二数据传输速率，获得数据传输速率差值信息，所述数据传输速率差值信息为所述第一数据传输速率和所述第二数据传输速率的差值，一定程度上会影响数据传输动态，同时，基于所述第一数据包信息，判断所述第二数据包信息是否存在丢包，即数据在传输过程中，是否有数据包丢失等异常情况，若所述第二数据包信息存在丢包，综合所述数据传输速率差值信息，生成第一动态监测结果，其中，所述第一动态监测结果包含所述第一数据包在所述数据传输通道传输过程中存在数据丢包等异常情况，使得及时发现数据传输异常问题。

进一步的，如图3所示，本申请实施例还包括：

步骤S710：获得所述CPU端的回传应答序号容纳阈值；

步骤S720：根据所述回传应答序号容纳阈值，预设数据传输速率响应规则；

步骤S730：根据所述数据传输速率响应规则和所述数据传输速率差值信息，反向预测所述CPU端的实时回传应答序号容值；

步骤S740：判断所述实时回传应答序号容值是否达到预设预警容值；

步骤S750：若所述实时回传应答序号容值达到所述预设预警容值，生成第一预警指令；

步骤S760：根据所述第一预警指令，对所述第一动态监测结果进行修正。

具体而言，为了进一步对数据传输过程进行监测，更具体的，还可基于所述CPU端上加载的序号池的容值进行判定，即获得所述CPU端的回传应答序号容纳阈值，所述回传应答序号容纳阈值可理解为所述CPU端上加载的序号池中最大可容纳的回传应答序号量值，在此以100为例进行说明，同时，可根据所述回传应答序号容纳阈值，预设数据传输速率响应规则，换言之，可根据所述回传应答序号容纳阈值来设定对应的数据传输速率响应规则，即当序号池中的回传应答序号容值为100时，可设定数据满速率传输，当序号池中的回传应答序号容值为50时，可设定数据半满速率传输等，进而根据所述数据传输速率响应规则和所述数据传输速率差值信息，反向预测所述CPU端的实时回传应答序号容值，即若所述数据传输速率差值信息较小，则说明所述CPU端的实时回传应答序号容值接近100，处于满足状态，反之，则处于非满足状态，进而判断所述实时回传应答序号容值是否达到预设预警容值，所述预设预警容值在此以50为例进行说明，即如果所述实时回传应答序号容值减少到50时，可根据所述第一预警指令，对所述第一动态监测结果进行修正，即因实时回传应答序号容值减少到50，序号池中的回传应答序号容值处于半满状态，使得数据无法进行满速率传输，进而影响数据的传输效率。

进一步的，如图4所示，所述根据所述回传应答序号容纳阈值，预设数据传输速率响应规则，步骤S720还包括：

步骤S721：根据所述回传应答序号容纳阈值，获得一阶回传应答序号容值、二阶回传应答序号容值和三阶回传应答序号容值；

步骤S722：根据所述一阶回传应答序号容值和所述二阶回传应答序号容值，生成第一预设传输速率；

步骤S723：根据所述三阶回传应答序号容值，生成第二预设传输速率，其中，所述第二预设传输速率低于所述第一预设传输速率；

步骤S724：基于所述第一预设传输速率和所述第二预设传输速率，构建所述数据传输速率响应规则。

具体而言，为了进一步根据所述回传应答序号容纳阈值，预设数据传输速率响应规则，更具体的，可根据所述回传应答序号容纳阈值，获得一阶回传应答序号容值、二阶回传应答序号容值和三阶回传应答序号容值，其中，所述一阶回传应答序号容值以80-100为例进行说明，所述二阶回传应答序号容值以50-79为例进行说明，所述三阶回传应答序号容值以1-49为例进行说明，进而根据所述一阶回传应答序号容值和所述二阶回传应答序号容值，生成第一预设传输速率，举例而言，当回传应答序号容值在50-100之间时，可生成所述第一预设传输速率，其中，所述第一预设传输速率以数据高速率传输为例进行说明，进一步的，当回传应答序号容值在1-49之间时，可生成所述第二预设传输速率，其中，所述第二预设传输速率以数据低速率传输为例进行说明，进而基于所述第一预设传输速率和所述第二预设传输速率，构建所述数据传输速率响应规则，实现了进一步根据所述回传应答序号容纳阈值，预设数据传输速率响应规则。

进一步的，如图5所示，本申请实施例还包括：

步骤S725：根据所述一阶回传应答序号容值，生成一阶传输速率；

步骤S726：根据所述二阶回传应答序号容值，生成二阶传输速率，其中，所述一阶传输速率和所述二阶传输速率均包含于所述第一预设传输速率，且所述一阶传输速率高于所述二阶传输速率；

步骤S727：对所述一阶传输速率进行标记，获得第一标记信息，其中，所述第一标记信息包括所述CPU端加载的序号池中的序号容值处于满足状态；

步骤S728：对所述二阶传输速率进行标记，获得第二标记信息，其中，所述第二标记信息包括所述CPU端加载的序号池中的序号容值处于半满足状态；

步骤S729：对所述第二预设传输速率进行标记，获得第三标记信息，其中，所述第三标记信息包括所述CPU端加载的序号池中的序号容值处于不满足状态，且生成所述第一预警指令。

具体而言，所述第一预设传输速率还可进一步细分，更具体的，当所述一阶回传应答序号容值处于80-100之间，所述一阶传输速率在此以数据满速率传输为例进行说明，当所述二阶回传应答序号容值处于50-79之间，所述二阶传输速率在此以数据非满速率传输为例进行说明，其中，所述一阶传输速率和所述二阶传输速率均为高速率传输，进而将所述一阶传输速率标记为第一标记信息，即所述CPU端加载的序号池中的序号容值处于满足状态；将所述二阶传输速率标记为第二标记信息，即所述CPU端加载的序号池中的序号容值处于半满足状态；将所述第二预设传输速率标记为第三标记信息，即所述CPU端加载的序号池中的序号容值处于不满足状态，进而对所述不满足状态进行预警。

进一步的，如图6所示，所述设定FPGA端的数据回传应答规则，步骤S400还包括：

步骤S410：获得第一专属应答包；

步骤S420：根据所述第一专属应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答；

步骤S430：获得第一附加应答包，其中，所述第一附加应答包包含于所述第一数据包；

步骤S440：根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。

具体而言，为了进一步设定FPGA端的数据回传应答规则，更具体的，可基于所述第一数据包，获得第一专属应答包，换言之，即将对所述第一数据包的应答序号加载至所述第一专属应答包，继而对传输至所述FPGA端的所述第二数据包进行匹配应答；除此之外，还可获得第一附加应答包，换言之，即将对所述第一数据包的应答序号加载至所述第一附加应答包，其中，所述第一附加应答包包含于所述第一数据包，为所述第一数据包的附加包，继而对传输至所述FPGA端的所述第二数据包进行匹配应答。

进一步的，如图7所示，所述根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答，之前，步骤S440还包括：

步骤S441：判断所述第二数据包与所述第一数据包是否保持一致；

步骤S442：若所述第二数据包与所述第一数据包保持一致，根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。

具体而言，在根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答之前，可判断所述第二数据包与所述第一数据包是否保持一致，换言之，如果数据在传输过程传输正常，则所述第二数据包与所述第一数据包保持一致，可根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答；反之，如果数据传输异常，使得所述第二数据包与所述第一数据包无法保持一致，进而使得所述第一回传应答序号存在异常，则表明所述第一数据包的数据传输发生异常阻塞等。

与现有技术相比，本发明具有如下的有益效果：

1、通过对数据传输CPU端的数据传输动态进行初始标记，同时对FPGA端回传后的应答序号进行数据传输动态的二次标记，对初始标记和二次标记进行分特征比对，包括数据传输速率，是否有丢包等，进而根据比对结果对数据的传输过程进行动态监测，达到了对CPU与FPGA之间的数据传输进行实时监测，确保数据正常可靠传输，进而提高数据的传输速率的技术效果。

实施例二

基于与前述实施例中一种CPU与FPGA的数据传输动态监测方法同样发明构思，本发明还提供了一种CPU与FPGA的数据传输动态监测系统，如图8所示，所述系统包括：

第一构建单元11：所述第一构建单元11用于构建CPU与FPGA间的数据传输通道；

第一获得单元12：所述第一获得单元12用于获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记；

第二获得单元13：所述第二获得单元13用于基于所述数据传输通道，获得所述第一数据包传输至所述FPGA端的第二数据包；

第一设定单元14：所述第一设定单元14用于设定FPGA端的数据回传应答规则；

第三获得单元15：所述第三获得单元15用于根据所述数据回传应答规则，获得所述FPGA端对所述第二数据包的第一回传应答序号，且进行回传动态标记，获得第二动态标记；

第一上传单元16：所述第一上传单元16用于将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统，获得动态监测结果，对所述CPU与所述FPGA的数据传输进行动态监测。

进一步的，所述系统还包括：

第四获得单元：所述第四获得单元用于根据所述第一动态标记，获得第一数据传输速率和第一数据包信息；

第五获得单元：所述第五获得单元用于根据所述第二动态标记，获得第二数据传输速率和第二数据包信息；

第六获得单元：所述第六获得单元用于基于所述第一数据传输速率和所述第二数据传输速率，获得数据传输速率差值信息；

第一判断单元：所述第一判断单元用于基于所述第一数据包信息，判断所述第二数据包信息是否存在丢包；

第一生成单元：所述第一生成单元用于若所述第二数据包信息存在丢包，综合所述数据传输速率差值信息，生成第一动态监测结果。

进一步的，所述系统还包括：

第七获得单元：所述第七获得单元用于获得所述CPU端的回传应答序号容纳阈值；

第一预设单元：所述第一预设单元用于根据所述回传应答序号容纳阈值，预设数据传输速率响应规则；

第一预测单元：所述第一预测单元用于根据所述数据传输速率响应规则和所述数据传输速率差值信息，反向预测所述CPU端的实时回传应答序号容值；

第二判断单元：所述第二判断单元用于判断所述实时回传应答序号容值是否达到预设预警容值；

第二生成单元：所述第二生成单元用于若所述实时回传应答序号容值达到所述预设预警容值，生成第一预警指令；

第一预警单元：所述第一预警单元用于根据所述第一预警指令，对所述第一动态监测结果进行预警。

进一步的，所述系统还包括：

第八获得单元：所述第八获得单元用于根据所述回传应答序号容纳阈值，获得一阶回传应答序号容值、二阶回传应答序号容值和三阶回传应答序号容值；

第三生成单元：所述第三生成单元用于根据所述一阶回传应答序号容值和所述二阶回传应答序号容值，生成第一预设传输速率；

第四生成单元：所述第四生成单元用于根据所述三阶回传应答序号容值，生成第二预设传输速率，其中，所述第二预设传输速率低于所述第一预设传输速率；

第二构建单元：所述第二构建单元用于基于所述第一预设传输速率和所述第二预设传输速率，构建所述数据传输速率响应规则。

进一步的，所述系统还包括：

第五生成单元：所述第五生成单元用于根据所述一阶回传应答序号容值，生成一阶传输速率；

第六生成单元：所述第六生成单元用于根据所述二阶回传应答序号容值，生成二阶传输速率，其中，所述一阶传输速率和所述二阶传输速率均包含于所述第一预设传输速率，且所述一阶传输速率高于所述二阶传输速率；

第一标记单元：所述第一标记单元用于对所述一阶传输速率进行标记，获得第一标记信息，其中，所述第一标记信息包括所述CPU端加载的序号池中的序号容值处于满足状态；

第二标记单元：所述第二标记单元用于对所述二阶传输速率进行标记，获得第二标记信息，其中，所述第二标记信息包括所述CPU端加载的序号池中的序号容值处于半满足状态；

第三标记单元：所述第三标记单元用于对所述第二预设传输速率进行标记，获得第三标记信息，其中，所述第三标记信息包括所述CPU端加载的序号池中的序号容值处于不满足状态，且生成所述第一预警指令。

进一步的，所述系统还包括：

第九获得单元：所述第九获得单元用于获得第一专属应答包；

第一应答单元：所述第一应答单元用于根据所述第一专属应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答；

第十获得单元：所述第十获得单元用于获得第一附加应答包，其中，所述第一附加应答包包含于所述第一数据包；

第二应答单元：所述第二应答单元用于根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。

进一步的，所述系统还包括：

第三判断单元：所述第三判断单元用于判断所述第二数据包与所述第一数据包是否保持一致；

第三应答单元：所述第三应答单元用于若所述第二数据包与所述第一数据包保持一致，根据所述第一附加应答包，对传输至所述FPGA端的所述第二数据包进行匹配应答。

前述图1实施例一中的一种CPU与FPGA的数据传输动态监测方法的各种变化方式和具体实例同样适用于本实施例的一种CPU与FPGA的数据传输动态监测系统，通过前述对一种CPU与FPGA的数据传输动态监测方法的详细描述，本领域技术人员可以清楚的知道本实施例中一种CPU与FPGA的数据传输动态监测系统的实施方法，所以为了说明书的简洁，在此不再详述。

实施例三

下面参考图9来描述本申请实施例的电子设备。

图9图示了根据本申请实施例的电子设备的结构示意图。

基于与前述实例施中一种CPU与FPGA的数据传输动态监测方法的发明构思，本发明还提供一种CPU与FPGA的数据传输动态监测系统，其上存储有计算机程序，该程序被处理器执行时实现前文所述一种CPU与FPGA的数据传输动态监测系统的任一方法的步骤。

其中，在图9中，总线架构（用总线300来代表），总线300可以包括任意数量的互联的总线和桥，总线300将包括由处理器302代表的一个或多个处理器和存储器304代表的存储器的各种电路链接在一起。总线300还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路链接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口305在总线300和接收器301和发送器303之间提供接口。接收器301和发送器303可以是同一个元件，即收发机，提供用于在传输介质上与各种其他系统通信的单元。处理器302负责管理总线300和通常的处理，而存储器304可以被用于存储处理器302在执行操作时所使用的数据。

本申请实施例提供一种CPU与FPGA的数据传输动态监测方法，其中，所述方法包括：构建CPU与FPGA间的数据传输通道；获得CPU端的第一数据包，且进行初始动态标记，获得第一动态标记；基于所述数据传输通道，获得所述第一数据包传输至所述FPGA端的第二数据包；设定FPGA端的数据回传应答规则；根据所述数据回传应答规则，获得所述FPGA端对所述第二数据包的第一回传应答序号，且进行回传动态标记，获得第二动态标记；将所述第一动态标记和所述第二动态标记上传至数据传输动态监测系统，获得动态监测结果，对所述CPU与所述FPGA的数据传输进行动态监测。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的系统。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令系统的制造品，该指令系统实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。