阅读说明：本技术 存储器系统、存储器控制器及其操作方法 (Memory system, memory controller and operating method thereof ) 是由 边谕俊 于 2019-10-29 设计创作，主要内容包括：本发明的实施例涉及存储器系统、存储器装置、存储器控制器及其操作方法。包括物理地址与逻辑地址之间的多个映射信息中的一些映射信息的部分映射表被高速缓存,多个映射信息被包括在存储器装置中包括的映射表中,在部分映射表中与由命令指示的数据相对应的映射信息被参考,以及是否执行针对映射信息的参考相关参数的更新根据数据的大小来被控制,从而提高了针对用于处理来自主机的请求的映射信息的高速缓存效率,并且由此增加了高速缓存命中的成功率。(Embodiments of the invention relate to memory systems, memory devices, memory controllers, and methods of operating the same. A partial mapping table including some of a plurality of mapping information between physical addresses and logical addresses is cached, the plurality of mapping information is included in a mapping table included in a memory device, the mapping information corresponding to data indicated by a command is referred to in the partial mapping table, and whether to perform updating of a reference-related parameter for the mapping information is controlled according to a size of the data, thereby improving caching efficiency for the mapping information for processing a request from a host, and thereby increasing a success rate of a cache hit.)

存储器系统、存储器控制器及其操作方法

相关申请的交叉引用

本申请要求于2019年4月9日提交的韩国专利申请No.10-2019-0041235的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例一般地涉及存储器系统、存储器控制器及其操作方法。

背景技术

对应于存储装置的存储器系统基于主机(诸如计算机、移动装置(例如，智能电话、平板电脑)或各种电子装置中的任何一种)的请求来存储数据。存储器系统不仅可以包括将数据存储在磁盘中的装置(诸如硬盘驱动器(HDD))，还可以包括将数据存储在非易失性存储器中的装置(诸如固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置)。

存储器系统中包括的非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和/或FRAM(铁电RAM)。

存储器系统可以进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收命令，并且可以基于所接收的命令来执行或控制用于关于存储器系统中包括的易失性存储器或非易失性存储器来读取、写入或擦除数据的操作。

在传统存储器系统的情况下，由于各种因素，很可能引起问题，因为从主机接收的请求没有被快速处理。因此，在本领域中迫切需要能够快速处理主机请求的的方法。

发明内容

各种实施例涉及存储器系统、存储器控制器及其操作方法，其能够实现主机请求的快速处理。

而且，各种实施例涉及存储器系统、存储器控制器及其操作方法，其能够提高针对用于处理主机请求的映射信息的高速缓存效率。

此外，各种实施例涉及存储器系统、存储器控制器及其操作方法，其能够通过有效地高速缓存物理地址与逻辑地址之间的映射信息来实现高速缓存命中的高成功率。

在一个方面，本公开的实施例可以提供一种存储器系统，包括：存储器装置，被配置为存储具有在物理地址与逻辑地址之间映射的多个映射信息的映射表；以及存储器控制器，被配置为高速缓存包括映射表中包括的多个映射信息中的一些映射信息的部分映射表。

存储器控制器可以参考部分映射表中与由第一命令指示的第一数据相对应的第一映射信息，并且可以执行针对第一映射信息的参考相关参数的更新。

存储器控制器可以参考部分映射表中与由第二命令指示的并且具有与第一数据的第一大小不同的第二大小的第二数据相对应的第二映射信息，并且可以省略针对第二映射信息的参考相关参数的更新。

第一大小可以小于第二大小。

例如，第一大小可以等于或小于阈值，并且第二大小可以超过阈值。根据这些示例，例如，第一大小和第二大小中的一个可以等于阈值。

参考相关参数可以包括参考历史信息和参考计数信息中的至少一项。

当部分映射表处于完全高速缓存状态时，存储器控制器可以基于其参考相关参数来在部分映射表中包括的多个映射信息之中选择牺牲映射信息，可以从部分映射表中擦除牺牲映射信息，并且可以将来自映射表的另一映射信息高速缓存在部分映射表中。

与第一映射信息相比，第二映射信息更有可能被选择为牺牲映射信息，因为针对第二映射信息的参考相关参数的更新被省略。

在另一方面，本公开的实施例可以提供一种存储器控制器，包括：主机接口，用于与主机通信；存储器接口，被配置为与存储映射表的存储器装置通信，映射表具有在物理地址与逻辑地址之间映射的多个映射信息；高速缓存存储器，被配置为高速缓存部分映射表，部分映射表包括映射表中包括的多个映射信息中的一些映射信息；以及控制电路，被配置为控制存储器装置。

控制电路可以参考部分映射表中与由第一命令指示的第一数据相对应的第一映射信息，并且可以执行针对第一映射信息的参考相关参数的更新，并且可以参考部分映射表中与由第二命令指示的并且具有与第一数据的第一大小不同的第二大小的第二数据相对应的第二映射信息，并且可以省略针对第二映射信息的参考相关参数的更新。

在另一方面，本公开的实施例可以提供一种操作存储器控制器的方法，包括：高速缓存部分映射表，部分映射表包括存储器装置中的映射表中包括的在物理地址与逻辑地址之间映射的多个映射信息中的一些映射信息；参考部分映射表中与由命令指示的数据相对应的映射信息；以及根据数据的大小来控制执行或省略针对映射信息的参考相关参数的更新。

在该控制中，当数据的大小等于或小于第一阈值时，存储器控制器可以执行针对映射信息的参考相关参数的更新，而当数据的大小大于第一阈值时，可以省略针对映射信息的参考相关参数的更新。

参考相关参数可以包括参考历史信息和参考计数信息中的至少一项。

在该控制之后，该方法可以进一步包括：当部分映射表处于完全高速缓存状态时，基于其参考相关参数来在部分映射表中包括的多个映射信息之中选择牺牲映射信息；擦除部分映射表中的牺牲映射信息；以及高速缓存来自映射表的另一映射信息，并且将新的映射信息包括和高速缓存在部分映射表中。

映射信息将被选择为牺牲映射信息的可能性可以随着映射信息对应于更大大小的数据而增加。

在另一方面，本公开的实施例可以提供一种存储器系统，包括：映射高速缓存，被配置为高速缓存映射条目，每个映射条目表示一个或多个逻辑地址与一个或多个物理地址之间的映射关系，并且每个映射条目具有高速缓存替换策略参数(CRPF)；以及控制器，被配置为根据与高速缓存命中映射条目相对应的数据的大小来选择性地更新高速缓存映射条目之中的高速缓存命中映射条目的CRPF，并且根据CRPF从映射高速缓存中逐出高速缓存映射条目之中的所选择的高速缓存映射条目。

在另一方面，本公开的实施例可以提供一种用于控制映射高速缓存的控制器的方法，该映射高速缓存被配置为高速缓存映射条目，每个映射条目表示一个或多个逻辑地址与一个或多个物理地址之间的映射关系，并且每个映射条目具有高速缓存替换策略参数(CRPF)。

该方法可以包括：根据与高速缓存命中映射条目相对应的数据的大小来选择性地更新高速缓存映射条目之中的高速缓存命中映射条目的CRPF；以及根据CRPF在来自映射高速缓存的高速缓存映射条目之中逐出所选择的高速缓存映射条目。

本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够实现主机请求的快速处理。

此外，本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够提高针对用于处理主机请求的映射信息的高速缓存效率。

此外，本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够通过有效地高速缓存物理地址与逻辑地址之间的映射信息来实现高速缓存命中的高成功率。

附图说明

图1是示意性地示出根据本公开的实施例的存储器系统的示例的框图。

图2是示意性地示出根据本公开的实施例的存储器装置的示例的框图。

图3是示意性地示出根据本公开的实施例的存储器装置的存储器块的示例的图。

图4是示出根据本公开的实施例的通过使用存储器系统的部分高速缓存技术来处理读取命令的方法的示意图。

图5是根据本公开的实施例的用于存储器系统的部分高速缓存技术的用于管理其中部分地加载有多个映射信息的部分映射表的方法的流程图。

图6至图9是示出根据本公开的实施例的用于管理存储器系统的部分映射表的方法的图。

图10是根据本公开的实施例的用于存储器控制器的有效的高速缓存的一种操作方法的流程图。

图11是根据本公开的实施例的用于存储器控制器的有效的高速缓存的另一操作方法的流程图。

图12是示出根据本公开的实施例的用于存储器控制器的有效的高速缓存的用于控制高速缓存替换策略参数更新的一种方法的图。

图13是示出根据本公开的实施例的用于存储器控制器的有效的高速缓存的用于控制高速缓存替换策略参数更新的另一方法的图。

图14是示出根据本公开的实施例的存储器控制器的示意性功能框图。

图15是示意性地示出根据本公开的实施例的计算系统的框图。

具体实施方式

下面参考附图详细描述本公开的各方面。在以下描述中，在所有附图中，相同的元件由相同的附图标记表示。此外，当这样做可以使本公开的主题更加清楚时，省略了对合并于此的已知功能和配置的详细描述。说明书和权利要求书中使用的开放式术语(诸如“包括”、“具有”、“包含”等)不应当被解释为限于所指定的元件或步骤，除非另有明确说明。如果在提到单数名词时使用不定冠词或定冠词(例如，“一个”、“一”、“该”)，则可以包括该名词的复数形式，除非另外特别说明。

此外，在描述本公开的部件时，可以使用诸如“第一”、“第二”、“A”、“B”、“(a)”和/或“(b)”等术语。这些仅是为了将一个部件与具有相同或相似名称的另一部件区分开，而不是暗示或表明该部件的实质、顺序、序列或编号。

在描述部件的位置关系时，当描述至少两个部件“连接”、“耦合”或“链接”时，应当理解，至少两个部件可以直接“连接”、“耦接”或“链接”或者可以间接“连接”、“耦接”或“链接”，其中一个或多个其他部件被***在这两个部件之间。在此，其他部件可以被包括在彼此“连接”、“耦合”或“链接”的至少两个部件中的至少一个部件中。

在描述部件、操作方法或制造方法的时间流关系时，当例如通过“之后”、“接着”、“下一”或“之前”来描述根据时间的前后关系或根据流的前后关系时，这样的描述涵盖不连续的情况，除非使用“立即”或“直接”。

在提到部件的数值或其对应信息(例如，级别等)的情况下，即使没有单独的明确描述，该数值或其对应信息也可以解释为包括由各种因素(例如，过程变量、内部或外部冲击、噪声等)引起的误差范围。

下面通过各种实施例参考附图描述存储器系统、存储器控制器及其操作方法。在整个说明书中，对“一个实施例”、“另一实施例”等的引用不一定仅是一个实施例，并且对任何这样的短语的不同引用不一定是相同的实施例。

图1是示意性地示出根据本公开的实施例的存储器系统100的示例的框图。

参考图1，存储器系统100可以包括存储数据的存储器装置110和控制存储器装置110的存储器控制器120。

存储器装置110包括多个存储器块，并且响应于存储器控制器120的控制而操作。存储器装置110的操作可以包括例如读取操作、编程操作(也称为写入操作)和擦除操作。

存储器装置110可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。这样的存储器单元阵列可以设置在存储器块中。

例如，存储器装置110可以由DDR SDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR4(低功率双倍数据速率4)SDRAM、GDDR(图形双倍数据速率)SDRAM、LPDDR(低功率DDR)、RDRAM(Rambus动态随机存取存储器)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移矩随机存取存储器(STT-RAM)来实现。

存储器装置110可以被实现为三维阵列结构。本公开的实施例不仅可以应用于其中电荷存储层由导电浮栅构成的闪存装置，而且可以应用于其中电荷存储层由电介质层构成的电荷陷阱闪存(CTF)。

存储器装置110被配置为从存储器控制器120接收命令和地址，并且访问存储器单元阵列中由该地址选择的区域。换言之，存储器装置110可以针对由该地址选择的区域执行与命令相对应的操作。

例如，存储器装置110可以执行编程操作、读取操作和擦除操作。在编程操作中，存储器装置110可以将数据编程到由地址选择的区域。在读取操作中，存储器装置110可以从由地址选择的区域中读取数据。在擦除操作中，存储器装置110可以擦除存储在由地址选择的区域中的数据。

存储器控制器120可以根据主机的请求或在不存在主机的请求的情况下控制存储器装置110的操作。

例如，存储器控制器120可以控制针对存储器装置110的写入(编程)、读取、擦除和后台操作。例如，后台操作可以是垃圾收集(GC)操作、耗损均衡(WL)操作、坏块管理(BBM)操作等。

参考图1，存储器控制器120可以包括主机接口121、存储器接口122和控制电路123。

主机接口121提供用于与主机通信的接口。当从主机接收命令时，控制电路123可以通过主机接口121接收命令，并且然后可以执行处理所接收的命令的操作。

存储器接口122与存储器装置110耦合，并且从而提供用于与存储器装置110通信的接口。也就是说，存储器接口122可以被配置为响应于控制电路123的控制而提供存储器装置110和存储器控制器120的接口。

控制电路123执行存储器控制器120的一般控制操作，从而控制存储器装置110的操作。为此，例如，控制电路123可以包括处理器124和工作存储器125中的至少一项，并且在另一实施例中，还可以包括错误检测和校正电路(ECC电路)126。

处理器124可以控制存储器控制器120的一般操作，并且可以执行逻辑计算。处理器124可以通过主机接口121与主机通信，并且可以通过存储器接口122与存储器装置110通信。

处理器124可以执行闪存转换层(FTL)的功能。处理器124可以通过闪存转换层FTL将由主机50提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可以接收逻辑块地址(LBA)，并且通过使用映射表将其转换为物理块地址(PBA)。取决于映射单位，存在闪存转换层的多种地址映射方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。

处理器124被配置为随机化从主机接收的数据。例如，处理器124可以通过使用随机化种子来随机化从主机接收的数据。作为要存储的数据的随机化的数据被提供给半导体存储器装置110，并且被编程到存储器单元阵列。

处理器124被配置为在读取操作中对从半导体存储器装置110接收的数据进行去随机化。例如，处理器124可以通过使用去随机化种子来对从半导体存储器装置110接收的数据进行去随机化。去随机化的数据可以被输出到主机。

处理器124可以通过执行固件来控制存储器控制器120的操作。换言之，为了控制存储器控制器120的一般操作并且执行逻辑计算，处理器124可以在引导时执行(驱动)被加载到工作存储器125的固件。例如，固件可以被存储在存储器装置110中并且被加载到工作存储器125。

例如，作为程序而在存储器系统100中执行的固件可以包括：执行从主机请求到存储器系统100的逻辑地址与存储器装置110的物理地址之间的转换功能的闪存转换层(FTL)、用于分析从主机发送到作为存储装置的存储器系统100的命令并且将该命令传输到闪存转换层(FTL)的主机接口层(HIL)、以及将由闪存转换层(FTL)指示的命令传输到存储器装置110的闪存接口层(FIL)。

工作存储器125可以存储驱动存储器控制器120所需要的固件、程序代码、命令和数据。

例如，作为易失性存储器的工作存储器125可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)中的至少一项。

ECC电路126可以被配置为通过使用纠错码来检测存储在工作存储器125中的数据(即，从存储器装置110传输的读取数据)的错误位，并且校正检测到的错误位。

ECC电路126可以被配置为通过使用纠错码来解码数据。ECC电路126可以通过各种代码解码器中的任何一种来实现。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。

例如，ECC电路126可以针对每个读取数据以扇区为单位检测错误位。即，每个读取数据可以由多个扇区构成。扇区可以表示小于作为闪存的读取单位的页的数据单位。构成每个读取数据的扇区可以通过地址的介质彼此匹配。

以扇区为单位，ECC电路126可以计算误码率(BER)，并且可以确定是否可以纠正错误。例如，当误码率(BER)高于参考值时，ECC电路126可以确定对应扇区不可校正或者已经发生故障。相反，当误码率(BER)低于参考值时，ECC电路126可以确定对应扇区可校正或者已经通过。

ECC电路126可以对所有读取数据顺序地执行错误检测和校正操作。当读取数据中包括的扇区可校正时，ECC电路126可以省略针对下一读取数据的对应扇区的错误检测和校正操作。如果以这种方式结束了针对所有读取数据的错误检测和校正操作，则ECC电路126可以检测最后被确定为不可校正的扇区。可以存在一个或多个扇区被确定为不可校正。ECC电路126可以向处理器124传输关于被确定为不可校正的扇区的信息(例如，地址信息)。

总线127可以被配置为提供通道，存储器控制器120的部件121、122、124、125和126通过这些通道进行通信。总线127可以包括例如用于传输各种控制信号、命令等的控制总线、用于传输各种数据的数据总线等。

存储器控制器120的上述部件121、122、124、125和126仅是示例性的。在所有实施例中，并非所有这些存储器装置部件都是必需的。某些部件可以被组合。而且，存储器装置120可以包含一个或多个附加部件。

参考图2详细描述存储器装置110。

图2是示意性地示出根据本公开的实施例的存储器装置110的示例的框图。

参考图2，存储器装置110可以包括存储器单元阵列210、地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250。

存储器单元阵列210可以包括多个存储器块BLK1至BLKz(z是等于或大于2的自然数)。

在多个存储器块BLK1至BLKz中，可以设置有多个字线WL和多个位线BL，并且可以布置有多个存储器单元(MC)。

多个存储器块BLK1至BLKz可以通过多个字线WL耦合到地址解码器220。多个存储器块BLK1至BLKz可以通过多个位线BL耦合到读取和写入电路230。

多个存储器块BLK1至BLKz中的每一个可以包括多个存储器单元。例如，多个存储器单元可以是非易失性存储器单元，并且可以由具有垂直沟道结构的非易失性存储器单元构成。存储器单元阵列210可以由二维结构的存储器单元阵列构成，或者在另一实施例中，可以由三维结构的存储器单元阵列构成。

存储器单元阵列中包括的多个存储器单元中的每一个可以存储至少1位数据。存储器单元阵列210中包括的多个存储器单元中的每一个可以是存储1位数据的单级单元(SLC)。存储器单元阵列210中包括的多个存储器单元中的每一个可以是存储2位数据的多级单元(MLC)。存储器单元阵列210中包括的多个存储器单元中的每一个可以是存储3位数据的三级单元(TLC)。对于另一实例，存储器单元阵列210中包括的多个存储器单元中的每一个可以是存储4位数据的四级单元(QLC)。在又一实施例中，存储器单元阵列210可以包括多个存储器单元，每个存储器单元存储5位或更多位数据。

参考图2，地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250可以作为驱动存储器单元阵列210的***电路而操作。

地址解码器220可以通过多个字线WL耦合到存储器单元阵列210。地址解码器220可以被配置为响应于控制逻辑240的控制而操作。地址解码器220可以通过存储器装置110中的输入/输出缓冲器来接收地址。

地址解码器220可以被配置为解码所接收的地址中的块地址。地址解码器220可以根据解码的块地址选择至少一个存储器块。地址解码器220可以在读取操作期间将在电压生成电路250中生成的读取电压Vread施加到在读取电压施加操作中选择的存储器块中选择的字线，并且可以将通过电压Vpass施加到其余的未选择的字线。此外，地址解码器220可以在编程验证操作中将在电压生成电路250中生成的验证电压施加到在所选择的存储器块中选择的字线，并且可以将通过电压Vpass施加到其余的未选择的字线。

地址解码器220可以被配置为解码所接收的地址中的列地址。地址解码器220可以将解码的列地址传输到读取和写入电路230。

存储器装置110的读取操作和编程操作可以以页为单位来执行。当读取操作或编程操作被请求时接收的地址可以包括块地址、行地址和列地址。

地址解码器220可以根据块地址和行地址来选择一个存储器块和一个字线。列地址可以由地址解码器220解码，并且被提供给读取和写入电路230。

地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器中的至少一项。

读取和写入电路230可以包括多个页缓冲器PB。读取和写入电路230可以在存储器单元阵列210的读取操作中作为读取电路而操作，并且可以在存储器单元阵列210的写入操作中作为写入电路而操作。

上述读取和写入电路230可以包括页缓冲器电路或数据寄存器电路。例如，数据寄存器电路可以包括用于执行数据处理功能的数据缓冲器，并且在另一实施例中，可以进一步包括用于执行高速缓存功能的高速缓存缓冲器。

多个页缓冲器PB可以通过多个位线BL耦合到存储器单元阵列210。多个页缓冲器PB可以在读取操作和编程验证操作中向与存储器单元耦合的位线连续地提供感测电流以感测存储器单元的阈值电压(Vth)，并且可以通过借助感测节点感测取决于对应存储器单元的编程状态的电流量已经改变来锁存感测数据。读取和写入电路230可以响应于从控制逻辑240输出的页缓冲器控制信号而操作。

在读取操作中，读取和写入电路230通过感测存储器单元的数据来临时存储读取数据，并且然后将数据DATA输出到存储器装置110的输入/输出缓冲器。在一个实施例中，除了页缓冲器(或页寄存器)之外，读取和写入电路230还可以包括列选择电路。

控制逻辑230可以与地址解码器220、读取和写入电路230和电压生成电路250耦合。控制逻辑240可以通过存储器装置110的输入/输出缓冲器接收命令CMD和控制信号CTRL。

控制逻辑240可以被配置为响应于控制信号CTRL而控制存储器装置110的一般操作。此外，控制逻辑240可以输出用于调节多个页缓冲器PB的感测节点的预充电电位水平的控制信号。

控制逻辑240可以控制读取和写入电路230以执行存储器单元阵列210的读取操作。

电压生成电路250可以在读取操作中响应于从控制逻辑240输出的电压生成电路控制信号而生成读取电压Vread和通过电压Vpass。

图3是示意性地示出根据本公开的实施例的存储器装置110的多个存储器块BLK1至BLKz之一的示例的图。

参考图3，存储器装置110中包括的多个存储器块BLK1至BLKz中的每一个可以被配置为多个页PG和多个串STR以矩阵形式设置。

多个页PG对应于多个字线WL，并且多个串STR对应于多个位线BL。

也就是说，在多个存储器块BLK1至BLKz的每一个中，多个字线WL和多个位线BL可以被设置为彼此相交。例如，多个字线WL中的每一个可以沿行方向设置，并且多个位线BL中的每一个可以沿列方向设置。在另一示例中，多个字线WL中的每一个可以沿列方向设置，并且多个位线BL中的每一个可以沿行方向设置。

多个字线WL和多个位线BL的交点限定了多个存储器单元MC，在每个交点处一个存储器单元MC。晶体管TR可以被设置在每个存储器单元MC中。例如，设置在每个存储器单元MC中的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接或经由一个或多个其他晶体管TR与对应位线耦合，晶体管TR的源极(或漏极)可以直接或经由一个或多个其他晶体管TR与源极线(其可以是接地)耦合，并且晶体管TR的栅极可以包括被电介质包围的浮置栅极FG和施加有栅极电压的控制栅极CG。

读取操作和编程操作(写入操作)可以以页为单位来执行，并且擦除操作可以以存储器块为单位来执行。

参考图3，在多个存储器块BLK1至BLKz的每一个中，第一选择线(也称为源极选择线或漏极选择线)可以被附加地设置在两个最外字线中与读取和写入电路230更相邻的第一最外字线外部，并且第二选择线(也称为漏极选择线或源极选择线)可以被附加地设置在另一第二最外字线外部。

在另一实施例中，至少一个虚设字线可以被附加地设置在第一最外字线与第一选择线之间。至少一个虚设字线还可以被附加地设置在第二最外字线与第二选择线之间。

图4是示出根据本公开的实施例的通过使用存储器系统100的部分高速缓存技术来处理读取命令READ CMD的方法的示意图。

参考图4，存储器装置110可以将映射表M-TBL存储在存储器单元阵列210中。

映射表M-TBL包括物理地址与逻辑地址之间的多个映射信息。物理地址PA对应于其中数据被存储在存储器装置110的存储器单元阵列210中的实际地址。物理地址PA可以包括例如管芯信息、平面信息、存储器块信息和页信息。逻辑地址LA是从主机传输到存储器系统100的地址。映射信息表示物理地址PA与逻辑地址LA之间的映射关系。

参考图4，存储器控制器120可以高速缓存部分映射表PM-TBL，该部分映射表PM-TBL包括映射表M-TBL中包括的多个映射信息中的一些映射信息。

部分映射表PM-TBL可以被存储在与存储器控制器120中的高速缓存存储器相对应的工作存储器125中。部分映射表PM-TBL可以包括映射表M-TBL中包括的多个映射信息中的一些映射信息。

如果从主机输入读取命令READ CMD，则存储器控制器120首先参考部分映射表PM-TBL，以找到被映射到从读取命令READ CMD识别出的逻辑地址LA的物理地址PA。

作为参考部分映射表PM-TBL的结果，存储器控制器120控制执行针对存储在与所确定的目标物理地址PA相对应的位置(例如，页、存储器单元等)处的数据的读取操作。作为参考部分映射表PM-TBL的结果而从逻辑地址LA确定目标物理地址PA可以被称为地址转换。

如上所述将存储在存储器装置110中的映射表M-TBL的多个映射信息中的一些映射信息高速缓存到部分映射表PM-TBL中的技术被称为部分高速缓存技术。这样的部分高速缓存技术可以包括通过参考部分映射表PM-TBL来确定数据被存储在存储器装置110中的物理地址PA。

作为通过部分高速缓存技术参考部分映射表PM-TBL的结果，当期望的物理地址PA未从部分映射表PM-TBL被确定时(即，当发生高速缓存未命中时，即，期望的映射信息不存在于部分映射表PM-TBL中)，存储器控制器120参考存储在存储器装置110中的映射表M-TBL，或者将来自存储在存储器装置110中的映射表M-TBL的、与高速缓存未命中逻辑地址LA相关联的映射信息高速缓存在部分映射表PM-TBL中。在这种情况下，对应的读取命令READCMD的处理时间可能延长。

图5是根据本公开的实施例的用于存储器系统100的部分高速缓存技术的用于管理其中多个映射信息被部分地加载和高速缓存的部分映射表PM-TBL的方法的流程图。

参考图5，用于管理部分映射表PM-TBL的方法可以包括部分高速缓存步骤S510、高速缓存状态检查步骤S520以及高速缓存替换步骤S530和S540。

在部分高速缓存步骤S510处，存储器控制器120将来自存储在存储器装置110中的映射表M-TBL的多个映射信息中的一些映射信息高速缓存在部分映射表PM-TBL中。

在高速缓存状态检查步骤S520处，存储器控制器120***分映射表PM-TBL的高速缓存状态是否为完全高速缓存状态。

完全高速缓存状态是指部分映射表PM-TBL充满了映射信息并且因此不能再存储任何映射信息的状态。在这种情况下，存储器控制器120不能从存储在存储器装置110中的映射表M-TBL中加载任何新的映射信息并且将其高速缓存在部分映射表PM-TBL中。

当在高速缓存状态检查步骤S520处确定部分映射表PM-TBL的高速缓存状态不是完全高速缓存状态时，存储器控制器120可以再次执行部分高速缓存步骤S510。

当在高速缓存状态检查步骤S520处确定部分映射表PM-TBL的高速缓存状态是完全高速缓存状态时，存储器控制器120可以执行高速缓存替换步骤S530和S540。

在高速缓存替换步骤S530和S540处，存储器控制器120从处于完全高速缓存状态的部分映射表PM-TBL中包括的多个映射信息之中选择至少一个映射信息作为牺牲映射信息VICTIM(S530)，并且从部分映射表PM-TBL中擦除所选择的牺牲映射信息VICTIM并且从而确保新的或附加的映射信息要被高速缓存的空间(S540)。此后，存储器控制器120可以执行部分高速缓存步骤S510。

在选择牺牲映射信息VICTIM的步骤S530处，存储器控制器120可以根据高速缓存替换策略(CRP)在部分映射表PM-TBL中包括的多个映射信息之中选择至少一个映射信息作为牺牲映射信息VICTIM。

高速缓存替换策略(CRP)是在部分映射表PM-TBL处于完全高速缓存状态时应用的策略。当部分映射表PM-TBL处于完全高速缓存状态时，CRP使得能够将新的或附加的映射信息高速缓存在部分映射表PM-TBL中，即，将部分映射表PM-TBL的高速缓存状态从完全高速缓存状态改变为非完全高速缓存状态。

根据这种高速缓存替换策略(CRP)，部分映射表PM-TBL中包括的多个映射信息之中的至少一个映射信息被选择为牺牲映射信息VICTIM并且被擦除，使得新的或附加的映射信息可以被高速缓存到通过擦除牺牲映射信息VICTIM而确保的空间。

在高速缓存替换策略(CRP)中，部分映射表PM-TBL中包括的多个映射信息中的哪些映射信息要被选择为牺牲映射信息VICTIM可能会对高速缓存效率/性能和读取命令READCMD的处理速度产生重大影响。

基本上，高速缓存替换策略(CRP)旨在选择将来最不可能被使用(参考)的映射信息作为牺牲映射信息VICTIM。

为了执行高速缓存替换策略(CRP)，存储器控制器120可以通过将其与部分映射表PM-TBL中的多个映射信息中的每个映射信息进行匹配来管理高速缓存替换策略参数CRPF，并且可以基于高速缓存替换策略参数CRPF来在部分映射表PM-TBL中包括的多个映射信息之中选择最不可能会被使用的映射信息作为牺牲映射信息VICTIM。

例如，高速缓存替换策略参数CRPF可以包括参考计数信息CNT和参考历史信息ORD中的至少一项。

参考计数信息CNT指示计数，例如，对应映射信息被参考的次数(例如，对应映射信息的高速缓存命中次数的计数)。参考历史信息ORD可以指示何时相应映射信息被参考(例如，何时发生对应映射信息的高速缓存命中的历史)或对应映射信息被参考的相对优先级(例如，对应映射信息的高速缓存命中最近如何发生的等级)。

当参考计数信息CNT用作高速缓存替换策略参数CRPF时，存储器控制器120可以通过高速缓存替换策略(CRP)的执行来选择其参考计数信息CNT的值最低的映射信息作为牺牲映射信息VICTIM。

当参考历史信息ORD用作高速缓存替换策略参数CRPF时，存储器控制器120可以通过高速缓存替换策略(CRP)的执行来选择最长时间没有被参考的映射信息作为牺牲映射信息VICTIM。

图6至图9是示出根据本公开的实施例的用于管理存储器系统100的部分映射表PM-TBL的方法的图。根据图5所示的部分映射表PM-TBL的管理方法示出了图6至图9的图。

参考图6，存储在存储器装置110中的映射表M-TBL包括多个映射信息，例如，MI1至MI8。多个映射信息MI1、MI2、……、MI8中的每一个可以包括彼此匹配的逻辑地址LA和物理地址、或者逻辑地址LA与物理地址PA之间的匹配信息。

每个映射信息所覆盖的物理区域的大小(例如，4KB/8KB)可以不同。如果每个映射信息所覆盖的物理区域的大小彼此不同，则每个映射信息可以进一步包括指示物理区域的信息(例如，起始地址/长度)。

根据图6所示的示例，第一至第四映射信息MI1、MI2、MI3和MI4从映射表M-TBL被高速缓存在部分映射表PM-TBL中。此时，例如，部分映射表PM-TBL处于非完全高速缓存状态。

部分映射表PM-TBL中高速缓存的MI1、MI2、MI3和MI4中的每一个可以包括彼此匹配的逻辑地址LA和物理地址PA。

部分映射表PM-TBL中高速缓存的MI1、MI2、MI3和MI4中的每一个可以根据高速缓存替换策略参数CRPF来被管理。高速缓存替换策略参数CRPF可以包括参考计数信息CNT和参考历史信息ORD中的至少一项。例如，第一映射信息MI1可以包括彼此匹配的第一逻辑地址LA1和第一物理地址PA1，并且可以根据第一参考计数信息CNT1和第一参考历史信息ORD1中的至少一项来被管理。第二映射信息MI2可以包括彼此匹配的第二逻辑地址LA2和第二物理地址PA2，并且可以通过与第二参考计数信息CNT2和第二参考历史信息ORD2中的至少一项进行匹配来被管理。第三映射信息MI3可以包括彼此匹配的第三逻辑地址LA3和第三物理地址PA3，并且可以通过与第三参考计数信息CNT3和第三参考历史信息ORD3中的至少一项进行匹配来被管理。第四映射信息MI4可以包括彼此匹配的第四逻辑地址LA4和第四物理地址PA4，并且可以通过与第四参考计数信息CNT4和第四参考历史信息ORD4中的至少一项进行匹配来被管理。

参考图7，由于针对新的读取命令READ CMD等的高速缓存未中的发生，第五映射信息MI5可以从映射表M-TBL被附加地高速缓存在部分映射表PM-TBL中。假定，由于MI5的这种高速缓存的结果，部分映射表PM-TBL变为完全高速缓存状态。

部分映射表PM-TBL中高速缓存的第五映射信息MI5可以包括彼此匹配的第五逻辑地址LA5和第五物理地址PA5，并且可以根据第五参考计数信息CNT5和第五参考历史信息ORD5中的至少一项来被管理。

参考图8，当假定由于发生高速缓存未命中而导致出现需要将另一映射信息(例如，第七映射信息MI7)高速缓存在部分映射表PM-TBL中的情况。然而，由于部分映射表PM-TBL处于完全高速缓存状态，为了确保用于高速缓存新的映射信息(例如，MI7)的空间，部分映射表PM-TBL中包括的映射信息MI1、MI2、MI3、MI4和MI5之中的至少一个映射信息(例如，MI1)应当被选择和擦除。

当假定根据高速缓存替换策略CRP的执行，与第一映射信息MI1相对应的第一参考计数信息CNTl最低或者第一参考历史信息ORD1具有最低优先级(即，最长时间未被参考)时，可以选择第一映射信息MI1作为牺牲映射信息VICTIM。

可以擦除被选择为牺牲映射信息VICTIM的第一映射信息MI1以确保用于新的或另一映射信息的空间，并且参考图9，第七映射信息MI7可以从映射表M-TBL被高速缓存在部分映射表PM-TBL中。

当最不可能会被参考的映射信息MI根据高速缓存替换策略(CRP)来被选择为牺牲映射信息VICTIM并且从部分映射表PM-TBL中被逐出时，可以增加部分映射表PM-TBL中存在期望映射信息MI的高速缓存命中的可能性。

尽管如此，根据高速缓存替换策略(CRP)被选择为牺牲映射信息VICTIM并且被逐出的映射信息MI可能实际上不是在将来最不可能被参考。以这种方式，由于牺牲映射信息VICTIM的选择可能存在不准确性，高速缓存命中的成功率可能恶化。

此外，用作用于选择牺牲映射信息VICTIM的高速缓存替换策略参数CRPF的参考计数信息CNT和参考历史信息ORD可能无法准确地预测将来的参考可能性。

因此，本公开的实施例提供了一种方案，该方案能够进一步增加实际上在将来最不可能被参考的映射信息MI被选择为牺牲映射信息VICTIM的可能性，并且从而进一步提高高速缓存命中的成功率。这在下面详细描述。

图10是根据本公开的实施例的用于存储器控制器120的有效的高速缓存的一种操作方法的流程图。

存储器控制器120的操作方法可以包括：步骤S1010，其中存储器控制器120高速缓存部分映射表PM-TBL，部分映射表PM-TBL包括存储在存储器装置110中的映射表M-TBL中包括的物理地址与逻辑地址之间的多个映射信息MI中的一些映射信息MI；步骤S1020，其中存储器控制器120参考由读取命令READ CMD指示的数据和部分映射表PM-TBL中的对应映射信息MI；以及步骤S1030，其中存储器控制器120根据数据的大小(尺寸)来控制执行或省略针对映射信息MI的高速缓存替换策略参数CRPF的更新。

高速缓存替换策略参数CRPF也被称为参考相关参数CRPF。映射信息MI的高速缓存替换策略参数CRPF可以包括例如该映射信息的参考历史信息ORD和参考计数信息CNT中的至少一项。

根据以上描述，可以根据对应数据的大小来确定是否更新映射信息MI的高速缓存替换策略参数CRPF。

当观察主机的工作负载时，读取命令READ CMD的百分比根据数据大小而改变。换言之，映射信息MI被参考的百分比可以根据对应数据的大小而改变。

因此，通过根据对应数据的大小来不同地控制是否更新映射信息MI的高速缓存替换策略参数CRPF，可以考虑数据大小来管理要被高速缓存在部分映射表PM-TBL中的映射信息MI。通过这样的管理，可以提高高速缓存命中的成功率。

在步骤S1030，在数据的大小大于阈值的情况下，存储器控制器120可以省略针对对应映射信息MI的高速缓存替换策略参数CRPF的更新。在数据的大小小于阈值的情况下，存储器控制器120可以执行针对对应映射信息MI的高速缓存替换策略参数CRPF的更新。

上面描述的阈值表示数据的大小，并且用作用于确定是否更新高速缓存替换策略参数CRPF的参考。例如，这样的阈值可以取决于数据的大小根据多个映射信息MI的参考频率来被确定，并且视情况可以是，可以根据针对在主机的工作负载上的数据的大小的读取命令READ CMD的百分比来被确定。

根据以上描述，当对应数据的大小较小时，映射信息MI的高速缓存替换策略参数CRPF被更新，而当对应数据的大小较大时，映射信息MI的高速缓存替换策略参数CRPF不被更新。

因此，可以引起与较大大小的数据相对应的映射信息MI而不是与较小大小的数据相对应的映射信息MI更有可能在部分映射表PM-TBL中被选择为牺牲映射信息VICTIM，并且部分映射表PM-TBL可以在其中与较小大小的数据相对应的多个映射信息MI被高速缓存在部分映射表PM-TBL中的这样的状态下被管理。

当观察主机的工作负载时，与较小大小的数据相对应的读取命令READ CMD占据了这种工作负载的很大百分比。即，在映射信息MI对应于较小大小的数据时，映射信息MI可以被频繁地参考，而在映射信息MI对应于较大大小的数据时，映射信息MI可以不经常被参考并且因此是低感兴趣的。

因此，通过控制映射信息MI的高速缓存替换策略参数CRPF的更新在对应数据的大小较小时被执行，而在对应数据的大小较大时被省略，从而与较小大小的数据相对应的映射信息MI可以被主要地高速缓存在部分映射表PM-TBL中。作为参考部分映射表PM-TBL的结果，可以进一步提高高速缓存命中的成功率。

图11是根据本公开的实施例的用于存储器控制器120的有效的高速缓存的另一操作方法的流程图。

参考图11，在图10的步骤S1030之后，存储器控制器120的操作方法可以进一步包括：步骤S1110，其中当部分映射表PM-TBL处于完全高速缓存状态时，存储器控制器120基于作为部分映射表PM-TBL中包括的每个映射信息MI的参考相关参数的高速缓存替换策略参数CRPF来在部分映射表PM-TBL中包括的多个映射信息MI之中选择牺牲映射信息VICTIM；步骤S1120，其中存储器控制器120从部分映射表PM-TBL中擦除牺牲映射信息VICTIM；以及步骤S1130，其中将来自映射表M-TBL的新的或另一映射信息MI高速缓存在部分映射表PM-TBL中。

如上所述，通过在步骤S1110处控制映射信息MI的高速缓存替换策略参数CRPF的更新在对应数据的大小较小时被执行，而在对应数据的大小较大时被省略，与较大大小的数据相对应的映射信息MI被选择为牺牲映射信息VICTIM的可能性可以增加。

由于这个事实，部分映射表PM-TBL可以实现高速缓存命中的更高成功率。

图12是根据本公开的实施例的用于存存储器控制器120的有效的高速缓的用于控制高速缓存替换策略参数更新的一种方法的图。

参考图12，存储器控制器120可以参考部分映射表PM-TBL中与由第一读取命令READ CMD指示的第一数据DATA1相对应的第一映射信息MI1，并且可以执行针对作为MI1的参考相关参数的高速缓存替换策略参数CRPF的更新。

存储器控制器120可以参考部分映射表PM-TBL中与由第二读取命令READ CMD指示的并且具有与第一数据DATA1的第一大小不同的第二大小的第二数据DATA2相对应的第二映射信息MI2，并且可以省略针对作为第二映射信息MI2的参考相关参数的高速缓存替换策略参数CRPF的更新。

作为参考相关参数的高速缓存替换策略参数CRPF可以包括例如参考历史信息ORD和参考计数信息CNT中的至少一项。

上面描述的存储器控制器120可以包括：用于与主机通信的主机接口121；用于与存储映射表M-TBL的存储器装置110通信的存储器接口122，映射表M-TBL包括物理地址PA与逻辑地址LA之间的多个映射信息；作为高速缓存存储器的工作存储器125，其高速缓存包括映射表M-TBL中包括的多个映射信息MI中的一部分的部分映射表PM-TBL；以及用于控制存储器装置110的控制电路123。

控制电路123可以参考部分映射表PM-TBL中与由第一读取命令READ CMD指示的第一数据DATA1相对应的第一映射信息MI1，并且可以执行针对作为MI1的参考相关参数的高速缓存替换策略参数CRPF的更新。

控制电路123可以参考部分映射表PM-TBL中与由第二读取命令READ CMD指示的并且具有与第一数据DATA1的第一大小不同的第二大小的第二数据DATA2相对应的第二映射信息MI2，并且可以省略针对作为MI2的参考相关参数的高速缓存替换策略参数CRPF的更新。

参考图12，与第一映射信息MI1相对应的第一数据DATA1的第一大小可以小于与第二映射信息MI2相对应的第二数据DATA2的第二大小。

与第一映射信息MI1相对应的第一数据DATA1的第一大小可以小于第一阈值TH1，并且与第二映射信息MI2相对应的第二数据DATA2的第二大小可以大于第一阈值TH1。与MI1相对应的第一数据DATA1的第一大小和与MI2相对应的第二数据DATA2的第二大小中的一个可以等于第一阈值TH1。作为示例，与MI1相对应的第一数据DATA1的第一大小可以等于或小于第一阈值TH1，并且与MI2相对应的第二数据DATA2的第二大小可以超过第一阈值TH1。作为另一示例，与MI1相对应的第一数据DATA1的第一大小可以小于第一阈值TH1，并且与MI2相对应的第二数据DATA2的第二大小可以等于或大于第一阈值TH1。

当部分映射表PM-TBL处于完全高速缓存状态时，存储器控制器120的控制电路123可以基于部分映射表PM-TBL中包括的多个映射信息MI中的每个映射信息MI的参考历史信息ORD或参考计数信息CNT来在部分映射表PM-TBL中包括的多个映射信息MI之中选择牺牲映射信息VICTIM；可以从部分映射表PM-TBL中擦除牺牲映射信息VICTIM，可以将来自映射表M-TBL的新的或另一映射信息MI高速缓存在部分映射表PM-TBL中。

由于针对与大于第一阈值TH1的第二大小的第二数据DATA2相对应的第二映射信息MI2，省略了针对作为参考相关参数的高速缓存替换策略参数CRPF的更新，因此与小于第一阈值TH1的第一大小的第一数据DATA1相对应的第一映射信息MI1相比，MI2可以具有高可能性被选择为牺牲映射信息VICTIM。

根据图12所示的示例的高速缓存替换策略参数更新控制方法是一种用于控制执行或不执行作为参考相关参数的高速缓存替换策略参数CRPF的更新的方案。

在下文中，将描述更精确的高速缓存替换策略参数更新控制方法。

图13是根据本公开的实施例的用于存储器控制器120的有效的高速缓存的用于控制高速缓存替换策略参数更新的另一方法的示图。

参考图13，存储器控制器120的控制电路123可以参考部分映射表PM-TBL中与由第一读取命令READ CMD指示的第一数据DATA1相对应的第一映射信息MI1，并且可以执行针对作为MI1的参考相关参数的高速缓存替换策略参数CRPF的更新。

控制电路123可以参考部分映射表PM-TBL中与由第二读取命令READ CMD指示的并且具有与第一数据DATA1的第一大小不同的第二大小的第二数据DATA2相对应的第二映射信息MI2，并且可以省略针对作为MI2的参考相关参数的高速缓存替换策略参数CRPF的更新。

此外，控制电路123可以参考部分映射表PM-TBL中与由第三读取命令READ CMD指示的并且具有大于第二大小的第三大小的第三数据DATA3相对应的第三映射信息MI3，并且可以省略针对作为MI3的参考相关参数的高速缓存替换策略参数CRPF的更新。

如上所述，与具有第三大小的第三数据DATA3相对应的第三映射信息MI3的高速缓存替换策略参数CRPF的更新和与具有第二大小的第二数据DATA2相对应的第二映射信息MI2的高速缓存替换策略参数CRPF的更新可以被省略。在这点上，可以在每次执行参考时省略更新，或者可以在若干次之中省略一次。

与具有第三大小的第三数据DATA3相对应的第三映射信息MI3的高速缓存替换策略参数CRPF的更新省略频率和与具有第二大小的第二数据DATA2相对应的第二映射信息MI2的高速缓存替换策略参数CRPF的更新省略频率可以彼此不同。

例如，假定第一大小小于第一阈值TH1，第二大小等于或大于第一阈值TH1并且小于第二阈值TH2，并且第三大小等于或大于第二阈值TH2。

作为用于控制高速缓存替换策略参数CRPF的更新省略频率的方法的示例，与具有等于或大于第二阈值TH2的第三大小的第三数据DATA3相对应的第三映射信息MI3的高速缓存替换策略参数CRPF的更新可以被完全省略。

也就是说，即使与具有第三大小的第三数据DATA3相对应的第三映射信息MI3被参考，MI3的高速缓存替换策略参数CRPF也可以不被更新。

与具有等于或大于第一阈值TH1并且小于第二阈值TH2的第二大小的第二数据DATA2相对应的第二映射信息MI2的高速缓存替换策略参数CRPF的更新可以在每次MI2被参考时不被执行。相反，MI2的高速缓存替换策略参数CRPF的更新可以仅在MI2被参考的某些时间被执行。

换言之，即使与具有第二大小的第二数据DATA2相对应的第二映射信息MI2被参考，MI2的高速缓存替换策略参数CRPF的更新可以在MI2被参考的某些时间被省略。

作为用于控制高速缓存替换策略参数CRPF的更新省略频率的方法的另一示例，作为与具有第三大小的第三数据DATA3相对应的第三映射信息MI3的参考相关参数的高速缓存替换策略参数CRPF的更新省略频率可以被控制为高于作为与具有第二大小的第二数据DATA2相对应的第二映射信息MI2的参考相关参数的高速缓存替换策略参数CRPF的更新省略频率。

根据以上参考图13描述的高速缓存替换策略参数更新控制方法，通过控制是否执行作为参考相关参数的高速缓存替换策略参数CRPF的更新并且通过根据数据的大小来控制执行频率(对应于更新省略频率)，存储器控制器120可以更加精确地管理部分映射表PM-TBL，并且由此可以进一步提高高速缓存命中的成功率。

图14是示出根据本公开的实施例的存储器控制器120的示例的示意性功能框图。

参考图14，存储器控制器120可以包括功能块，诸如部分高速缓存管理模块1410、部分映射表参考管理模块1420和高速缓存替换管理模块1430。

部分高速缓存管理模块1410可以部分地高速缓存存储器装置110中存储的映射表M-TBL中包括的多个映射信息中的一些映射信息，并且从而将部分映射表PM-TBL高速缓存在高速缓存存储器中，并且可以通过高速缓存新的或另一映射信息来执行管理，诸如更新部分映射表PM-TBL。

部分映射表参考管理模块1420可以执行管理功能以允许在诸如读取命令的命令被接收时对部分映射表PM-TBL进行参考。

高速缓存替换管理模块1430可以***分映射表PM-TBL的高速缓存状态，并且可以执行高速缓存替换策略(CRP)，诸如在部分映射表PM-TBL中包括的多个映射信息之中选择牺牲映射信息VICTIM。

上面描述的功能块可以是软件模块，并且可以协作以执行存储器控制器120的上述操作方法。

图15是示意性地示出根据本公开的实施例的计算系统1500的示例的框图。

参考图15，计算系统1500可以包括存储器系统100、中央处理单元(CPU)1510、RAM1520、UI/UX(用户界面/用户体验)模块1530、在至少一个通信方案下操作的通信模块1540、以及电源管理模块1550，所有这些都电耦合到系统总线1560。

计算系统1500可以包括PC(个人计算机)、移动装置(例如，智能电话或平板电脑)或各种电子装置中的任何一种。

计算系统1500可以进一步包括用于提供工作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器(CIS)、DRAM和本领域技术人员理解的其他部件。

存储器系统100不仅可以包括将数据存储在磁盘中的装置(诸如硬盘驱动器(HDD))，还可以包括将数据存储在非易失性存储器中的装置(诸如固态驱动器(SDD)、通用闪存(UFS)装置和嵌入式MMC(eMMC)装置)。非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)和/或FRAM(铁电RAM)。另外，存储器系统100可以被实现为或安装在各种类型的存储装置中的任何一种中。

从以上描述中很清楚的是，本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够实现对诸如读取命令或写入命令等主机请求的快速处理。

此外，本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够提高针对用于处理主机请求的映射信息的高速缓存效率。

此外，本公开的实施例可以提供存储器系统、存储器控制器及其操作方法，其能够通过有效地高速缓存物理地址与逻辑地址之间的映射信息来实现高速缓存命中的高成功率。

尽管已经图示和描述了本公开的各种实施例，但是根据本发明，本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、增加和替换。因此，本文中公开的实施例应当仅在描述性意义上考虑，而不应当被视为限制本发明的范围。本发明由所附权利要求书限定，并且包括落入所附权利要求书范围内的所有等同物。