阅读说明：本技术 决策反馈均衡器 (Decision feedback equalizer ) 是由 刘熙恩 闵绍恩 谢依峻 于 2019-03-22 设计创作，主要内容包括：本发明公开了一种决策反馈均衡器,其具有第一路径以及第二路径。该第一路径包含了第一取样电路以及第一闩锁电路,其中该第一取样电路用以根据输入信号、第二设定信号以及第二重设信号以产生第一设定信号以及第一重设信号,且该第一闩锁电路用以根据该第一取样电路的输出以产生第一数字信号。该第二路径包含了第二取样电路以及第二闩锁电路,其中该第二取样电路用以根据该输入信号、该第一设定信号以及该第一重设信号以产生该第二设定信号以及该第二重设信号,且该第二闩锁电路用以根据该第二取样电路的输出以产生第二数字信号。(The invention discloses a decision feedback equalizer, which is provided with a first path and a second path. The first path includes a first sampling circuit for generating a first set signal and a first reset signal according to an input signal, a second set signal and a second reset signal, and a first latch circuit for generating a first digital signal according to an output of the first sampling circuit. The second path includes a second sampling circuit and a second latch circuit, wherein the second sampling circuit is used for generating the second setting signal and the second reset signal according to the input signal, the first setting signal and the first reset signal, and the second latch circuit is used for generating a second digital signal according to the output of the second sampling circuit.)

决策反馈均衡器

技术领域

本发明涉及决策反馈均衡器。

背景技术

决策反馈均衡器(decision feedback equalizer,DFE)是在高速有线传输系统接收端常会使用的一种技术，用来补偿传输信号因为各种传输过程中受到的通道损失(channel loss)或是通道反射(channel reflection)，其主要的运行原理是通过目前已接收到的数字信号并通过一组通过适应性演算法(adaptation)得到的接头参数(tapcoefficient)，来消除已知会影响接下来信号的符码间干扰(Inter-symbolInterference，ISI)。在高速决策反馈均衡器的模拟电路中，最难以实现的部分是第一接头(first tap)的反馈，因为在原理上，反馈信号经过取样器(sampler)的延迟、反馈路径的传递延迟以及加总器(summer)延迟，必须在下一笔数据来之前准备完成，特别在越高速时，时序限制会越紧。

为了解决此一问题，一些专利技术(例如，美国专利US7869498以及US8477833)及论文提出了相关的决策反馈均衡电路架构，然而，这些技术在接头参数的设计上都有温度漂移的问题，因此必须仰赖背景校正(background calibration)来调整接头参数，因而增加了电路的不稳定性及复杂度。

发明内容

因此，本发明的目的之一在于提出一种决策反馈均衡器，其具有高速度、低温度效应、低功耗、不需要背景校正来调整接头参数…等优点，以解决现有技术中的问题。

在本发明的一个实施例中，公开了一种决策反馈均衡器，其具有一第一路径以及第二路径。该第一路径包含了一第一取样电路以及一第一闩锁电路，其中该第一取样电路用以根据一输入信号、一第二设定信号以及一第二重设信号以产生一第一设定信号以及一第一重设信号，且该第一闩锁电路用以根据该第一设定信号以及该第一重设信号以产生一第一数字信号。该第二路径包含了一第二取样电路以及一第二闩锁电路，其中该第二取样电路用以根据该输入信号、该第一设定信号以及该第一重设信号以产生该第二设定信号以及该第二重设信号，且该第二闩锁电路用以根据该第二设定信号以及该第二重设信号以产生一第二数字信号。

附图说明

图1为根据本发明一实施例的决策反馈均衡器的示意图。

图2为决策反馈均衡器内多个信号的时序图。

图3为根据本发明一实施例的第一路径以及第二路径的电路架构图。

图4为根据本发明一第一实施例的取样电路的示意图。

图5为图4的取样电路的多个信号的时序图。

图6为根据本发明一第二实施例的取样电路的示意图。

图7为图6的取样电路的多个信号的时序图。

符号说明

100 决策反馈均衡器

102、112、122 加总电路

108 多工器

110 第一路径

114、124、314、324 取样电路

120 第二路径

316、326 闩锁电路

410、610 感测放大器

412、414、612、614 反相器

420、620 调整电路

CK、CKB 时钟信号

D_odd 第一数字信号

D_even 第二数字信号

Dout 输出数字信号

M1～M13 晶体管

S_odd 第一设定信号

S_even 第二设定信号

R_odd 第一重设信号

R_even 第二重设信号

Vin 输入信号

Vin’、Vin’+、Vin’- 调整后输入信号

VFB1_even、VFB1_odd、VFB2 反馈信号

Vh1 电压

VCM 共模电压

具体实施方式

图1为根据本发明一实施例的决策反馈均衡器100的示意图。如图1所示，决策反馈均衡器100包含了一加总电路102、一第一路径110、一第二路径120以及一多工器108，其中第一路径110包含了一加总电路112以及一取样电路114，且第二路径120包含了一加总电路122以及一取样电路124。

图1所示的决策反馈均衡器100采用两个路径以及半速(half-rate)的多工切换来达到减少操作延迟的目的。具体来说，同时参考图2所示的时序图，在决策反馈均衡器100的操作中，加总电路102会将输入信号Vin减去一反馈信号VFB2来产生一调整后输入信号Vin’，接着，第一路径110中的加总电路112将调整后输入信号Vin’减去一反馈信号VFB1_even，并通过取样电路114使用一时钟信号CK进行取样后以产生一第一数字信号D_odd；以及第二路径120中的加总电路122将调整后输入信号Vin’减去一反馈信号VFB1_odd，并通过取样电路124使用一时钟信号CKB进行取样后以产生一第二数字信号D_even。之后，多工器108再通过时钟信号CKB的控制以交错地输出第一数字信号D_odd以及第二数字信号D_even，以作为决策反馈均衡器100的输出数字信号Dout。举例来说，假设输入信号Vin依序包含了位元A、B、C、D、E，时钟信号CK、CKB的频率分别为输入信号Vin的频率的一半，则取样电路114所产生的第一数字信号D_odd包含了A、C、E，且取样电路124所产生的第二数字信号D_even包含了B、D，亦即第一数字信号D_odd是作为输出数字信号Dout的奇数位元，以及第二数字信号D_even是作为输出数字信号Dout的偶数位元。

在图1中，反馈信号VFB2是由输出数字信号Dout根据接头参数h2调整而产生，反馈信号VFB1_even是由第二数字信号D_even根据接头参数h1调整而产生，且反馈信号VFB1_odd是由第一数字信号D_odd根据接头参数h1调整而产生。如现有技术中所述，在高速的决策反馈均衡器中，最难以实现的部分是第一接头的反馈(亦即，反馈信号VFB1_even以及反馈信号VFB1_odd的相关操作)，因此，为了降低反馈延迟，本发明是将反馈功能内嵌在取样电路中，其具体实施方式如下所述。

图3为根据本发明一实施例的第一路径110以及第二路径120的电路架构图。在图3中，第一路径110包含了取样电路314以及一闩锁电路(SR闩锁器)316，其中取样电路314为内嵌反馈功能的取样电路，亦即取样电路314包含了图1所示的加总电路112、接头参数h1以及取样电路114的部分功能；类似地，第二路径120包含了取样电路324以及一闩锁电路326，其中取样电路324为内嵌反馈功能的取样电路，亦即取样电路324包含了图1所示的加总电路122、接头参数h1以及取样电路124的部分功能。在图3所示的实施例中，取样电路314根据调整后输入信号Vin’、一第二设定信号S_even以及一第二重设信号R_even来产生一第一设定信号S_odd以及一第一重设信号R_odd，而闩锁电路316根据第一设定信号S_odd以及第一重设信号R_odd来产生第一数字信号D_odd；类似地，取样电路324根据调整后输入信号Vin’、第一设定信号S_odd以及第一重设信号R_odd来产生第二设定信号S_even以及第二重设信号R_even，而闩锁电路326根据第二设定信号S_even以及第二重设信号R_even来产生第二数字信号D_even。在图3中，第一设定信号S_odd以及第一重设信号R_odd可对应到图1所示的反馈信号VFB1_odd，而第二设定信号S_even以及第二重设信号R_even可对应到图1所示的反馈信号VFB1_even。

图4为根据本发明一第一实施例的取样电路314的示意图。如图4所示，取样电路314包含了一感测放大器410以及一调整电路420，其中感测放大器410包含了用以接收调整后输入信号Vin’(包含差分信号Vin’+、Vin’-)的晶体管M1和M2、作为感测放大开关的晶体管M3、耦接于供应电压VDD的多个晶体管M4～M9、以及两个反相器412和414；调整电路420包含了作为一第一差分放大器的两个晶体管M10和M11、作为一第二差分放大器的两个晶体管M12和M13以及两个开关SW1和SW2。在本实施例中，晶体管M1、M2用来接收调整后输入信号Vin’以在端点N1、N2上产生放大后输入信号，且晶体管M4、M5的漏极用来输出信号S’、R’，其中信号S’、R’分别通过反相器412、414的操作以产生第一设定信号S_odd以及第一重设信号R_odd。该第一差分放大器的晶体管的漏极直接连接到该感测放大器的该端点，且该第二差分放大器的晶体管的漏极直接连接到该感测放大器的该端点。此外，在调整电路420中，第一差分放大器(即，晶体管M10、M11)通过开关SW1来连接到作为感测放大开关的晶体管M3，其中开关SW1由第二设定信号S_even来控制，亦即第一差分放大器根据第二设定信号S_even来选择性地致能，以根据一差分电压信号(VCM+Vh1、VCM-Vh1)来产生一第一调整信号至端点N1、N2以调整该放大后输入信号的电压准位(亦即，在端点N1、N2加上或减去电压Vh1所对应到的成分)；另外，第二差分放大器(即，晶体管M12、M13)通过开关SW2来连接到作为感测放大开关的晶体管M3，其中开关SW2由第二重设信号R_even来控制，亦即第二差分放大器根据第二重设信号R_even来选择性地致能，以根据一差分电压信号(VCM+Vh1、VCM-Vh1)来产生一第二调整信号至端点N1、N2以调整该放大后输入信号的电压准位(亦即，在端点N1、N2加上或减去电压Vh1所对应到的成分)。该第一差分放大器的晶体管的源极通过一第一开关以连接到该感测放大开关，以及该第二差分放大器的晶体管的源极通过一第二开关以连接到该感测放大开关，其中该第一开关与该第二开关分别由该第二设定信号以及该第二重设信号所控制。

取样电路324的架构类似于图4所示的取样电路314，所差异仅在于取样电路410的输出需要由第一设定信号S_odd以及第一重设信号R_odd改为第二设定信号S_even以及第二重设信号R_even，以及开关SW1、SW2分别改为由第一设定信号S_odd以及第一重设信号R_odd所控制。由于本领域技术人员在阅读过以上实施例后应能了解如何实作取样电路324，故相关细节不再赘述。

如图3以及图4的电路架构所述，由于取样电路314所产生的第一设定信号S_odd以及第一重设信号R_odd可以立即被取样电路324所使用来快速地调整取样电路324的输出，且同样地取样电路324所产生的第二设定信号S_even以及第二重设信号R_even也可以立即被取样电路314所使用来快速地调整取样电路314的输出，再加上整体电路上的延迟几乎仅有感测放大器410的放大时间以及反相器412、414的延迟时间，故可以有效地降低传统架构中的反馈延迟问题。以图5所示的时序图来说明，在取样电路324产生第二设定信号S_even以及第二重设信号R_even以决定出位元B之后，第二设定信号S_even以及第二重设信号R_even可以迅速地被输入到图4的取样电路314中的调整电路420，以供取样电路314产生第一设定信号S_odd以及第一重设信号R_odd以决定出位元C使用。

在本实例中，调整电路420中的第一差分放大器(即，晶体管M10、M11)以及第二差分放大器(即，晶体管M12、M13)所接收的差分信号的共模电压VCM相同于调整后输入信号Vin’(包含差分信号Vin’+、Vin’-)的共模电压，因此，感测放大器410以及调整电路420在工艺、温度、电压(process、temperature、voltage)的异动下均会有相同/类似的变动，亦即调整电路420所产生的调整信号可以实际反映出电压Vh1而不会随着温度而有所变化。另一方面，由于电压Vh1而不会随着温度而有所变化，故接头参数h1的适应性演算法可以只需要在电子装置开机时启动而不需要背景执行，也间接降低了系统复杂度。

图6为根据本发明一第二实施例的取样电路314的示意图。如图6所示，取样电路314包含了一感测放大器610以及一调整电路620，其中感测放大器610包含了用以接收调整后输入信号Vin’(包含差分信号Vin’+、Vin’-)的晶体管M1和M2、作为感测放大开关的晶体管M3、耦接于供应电压VDD的多个晶体管M4～M9、以及两个反相器612和614；调整电路620包含了作为一第一差分放大器的两个晶体管M10和M11、作为一第二差分放大器的两个晶体管M12和M13以及两个开关SW1和SW2。在本实施例中，晶体管M1、M2用来接收调整后输入信号Vin’以在端点N1、N2上产生放大后输入信号，且晶体管M4、M5的漏极用来输出信号S’、R’，其中信号S’、R’分别通过反相器612、614的操作以产生第一设定信号S_odd以及第一重设信号R_odd。此外，在调整电路620中，第一差分放大器(即，晶体管M10、M11)通过开关SW1来连接到接地电压，其中开关SW1由第二设定信号S_even以及时钟信号CK(例如，及闸(AND gate，与门)在接收第二设定信号S_even以及时钟信号CK后的输出)来控制，亦即第一差分放大器根据第二设定信号S_even以及时钟信号来选择性地致能，以根据一差分电压信号(VCM+Vh1、VCM-Vh1)来产生一第一调整信号至端点N1、N2以调整该放大后输入信号的电压准位(亦即，在端点N1、N2加上或减去电压Vh1所对应到的成分)；另外，第二差分放大器(即，晶体管M12、M13)通过开关SW2来连接到接地电压，其中开关SW2由第二重设信号R_even以及时钟信号CK(例如，及闸(AND gate)在接收第二重设信号R_even以及时钟信号CK后的输出)来控制，亦即第二差分放大器根据第二重设信号R_even来选择性地致能，以根据一差分电压信号(VCM+Vh1、VCM-Vh1)来产生一第二调整信号至端点N1、N2以调整该放大后输入信号的电压准位(亦即，在端点N1、N2加上或减去电压Vh1所对应到的成分)。该第一差分放大器的晶体管的源极通过一第一开关以连接到一参考电压，以及该第二差分放大器的晶体管的源极通过一第二开关以连接到该参考电压，其中该第一开关同时由该第二设定信号以及该时钟信号来控制，且该第二开关同时由该第二重设信号以及该时钟信号来控制。

取样电路324的架构类似于图6所示的取样电路314，所差异仅在于取样电路410的输出需要由第一设定信号S_odd以及第一重设信号R_odd改为第二设定信号S_even以及第二重设信号R_even，以及开关SW1、SW2分别改为由第一设定信号S_odd以及第一重设信号R_odd所控制。由于本领域技术人员在阅读过以上实施例后应能了解如何实作取样电路324，故相关细节不再赘述。

如图3以及图6的电路架构所述，由于取样电路314所产生的第一设定信号S_odd以及第一重设信号R_odd可以立即被取样电路324所使用来快速地调整取样电路324的输出，且同样地取样电路324所产生的第二设定信号S_even以及第二重设信号R_even也可以立即被取样电路314所使用来快速地调整取样电路314的输出，再加上整体电路上的延迟几乎仅有感测放大器410的放大时间以及反相器412、414的延迟时间，故可以有效地降低传统架构中的反馈延迟问题。以图7所示的时序图来说明，在取样电路324产生第二设定信号S_even以及第二重设信号R_even以决定出位元B之后，第二设定信号S_even以及第二重设信号R_even可以迅速地被输入到图4的取样电路314中的调整电路420，以供取样电路314产生第一设定信号S_odd以及第一重设信号R_odd以决定出位元C使用。

在本实例中，调整电路620中的第一差分放大器(即，晶体管M10、M11)以及第二差分放大器(即，晶体管M12、M13)所接收的差分信号的共模电压VCM相同于调整后输入信号Vin’(包含差分信号Vin’+、Vin’-)的共模电压，因此，感测放大器610以及调整电路620在工艺、温度、电压的异动下均会有相同/类似的变动，亦即调整电路620所产生的调整信号可以实际反映出电压Vh1而不会随着温度而有所变化。另一方面，由于电压Vh1不会随着温度而有所变化，故接头参数h1的适应性演算法可以只需要在电子装置开机时启动而不需要背景执行，也间接降低了系统复杂度。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。