阅读说明：本技术 一种旋转脉冲编码器的脉冲信号的分频和计数系统和方法 (Frequency division and counting system and method for pulse signals of rotary pulse encoder ) 是由 彭先敏 章贵川 张卫国 车兵辉 吴雪玲 黄志银 尹欣繁 罗欢 魏一博 王亮权 史 于 2020-05-15 设计创作，主要内容包括：本发明公开了一种旋转脉冲编码器的脉冲信号的分频与计数系统和方法,所述方法包括：依次连接的旋转脉冲编码器、脉冲信号传输模块、FPGA分频计数器和PIV流场测试相机,以及与FPGA分频计数器连接的数采控制计算机和PXI数字信号板；所述PXI数字信号板连接有数采板卡,同时还与数采控制计算机连接。本发明进行分频和计数提升了旋转信号方位触发采集的相位准确性。(The invention discloses a frequency division and counting system and method of a pulse signal of a rotary pulse encoder, wherein the method comprises the following steps: the system comprises a rotary pulse encoder, a pulse signal transmission module, an FPGA frequency division counter, a PIV flow field test camera, an acquisition control computer and a PXI digital signal board, wherein the rotary pulse encoder, the pulse signal transmission module, the FPGA frequency division counter and the PIV flow field test camera are sequentially connected with one another; the PXI digital signal board is connected with a data acquisition board card and is also connected with a data acquisition control computer. The invention carries out frequency division and counting, thus improving the phase accuracy of the orientation trigger acquisition of the rotation signal.)

一种旋转脉冲编码器的脉冲信号的分频和计数系统和方法

技术领域

本发明涉及编码器TTL脉冲信号的远程传输及计数分频技术领域，尤其涉及旋转信号采集中利用旋转脉冲编码器的脉冲信号进行外部方位触发的应用场景下，具体是一种旋转脉冲编码器的脉冲信号的分频和计数系统和方法。

背景技术

旋转编码器脉冲信号长距离(≥20m)传输过程中很容易受到电环境的干扰，导致旋转转速测量不准，则据此脉冲信号进行分频或计数时，其结果也受很大影响。

在旋转信号测量中，有一些信号是与旋转方位角有关系的，因此这些信号的采集通常采用方位角触发的方式进行采集。这有两种方式：一种是一圈每间隔多少基脉冲进行采集一次，如旋翼试验中桨叶弯矩信号的采集等；另一种是一圈只在某个方位角测试一次，如旋翼试验中PIV流场测试。前者需要将编码器脉冲信号进行分频，用分频信号去触发数据采集系统，以前我们采用的是PXI的数字信号板进行分频，通过总线触发数据采集，由于编码器脉冲信号的干扰，另外还有PXI数字信号板分频器时延不确定，导致不同次采集数据中起始方位不一致，甚至同一次采集中不同圈数的数据相位也不相同，这不仅影响试验数据的准确性及重复性精度，更影响试验数据的动态信号分析结果。后者测试中由于方位角不能锁定，导致测试流场数据根本不是指定方位角的数据，同时重复性精度更是采到严重影响。

发明内容

本发明所要解决的技术问题是：针对上述存在的问题，提供一种旋转脉冲编码器的脉冲信号的分频和计数系统和方法。

本发明提供的一种旋转脉冲编码器的脉冲信号的分频和计数系统，包括：依次连接的旋转脉冲编码器、脉冲信号传输模块、FPGA分频计数器和PIV流场测试相机，以及与FPGA分频计数器连接的数采控制计算机和PXI数据信号板；所述PXI数字信号板连接有数采板卡，同时还与数采控制计算机连接。

本发明还提供一种旋转脉冲编码器的脉冲信号的分频和计数方法，包括：

旋转脉冲编码器输出脉冲信号；

脉冲信号传输模块将脉冲信号传输至FPGA分频计数器；

FPGA分频计数器由数采控制计算机进行分频和计数的参数设置；

FPGA分频计数器对输入的脉冲信号进行软件滤波；

FPGA分频计数器检测脉冲信号的初始相位脉冲数并反馈给数采控制计算机；

数采控制计算机通过PXI数字信号板发出分频控制信号和计数控制信号，控制FPGA分频计数器输出分频信号和计数信号，从而实现分频和计数的启停；其中，输出的分频信号通过PXI数字信号板触发数采板卡进行数据采集，输出的计数信号触发PIV流场测试相机进行PIV流场测试。

进一步地，所述脉冲信号传输模块采用LVDS方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

进一步地，所述脉冲信号传输模块采用光纤传输方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

进一步地，所述脉冲信号传输模块采用原信号差分方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

进一步地，所述FPGA分频计数器对输入的脉冲信号进行软件滤波的实现方法为：

设分频和计数系统的基准时钟频率为f_r，则基准时钟周期为T_r＝1/f_r；假设此时的脉冲信号的频率为f，则脉冲信号的时钟周期为T＝1/f；则有脉冲信号的时钟周期T＝N×T_r，N为倍数；得到N＝T/T_r＝f_r/f，则一个占空比为50％的T内高低电平分别的持续时间Ts＝N/2×T_r；

当检测到脉冲信号的边沿变化，就开始对基准时钟的上升沿计数，其中，每检测到一个基准时钟的上升沿，基准时钟计数加1，同时将接收的脉冲信号进行累加，当基准时钟计数＝(N/2×k1)，对累加的脉冲信号值进行判断：

若累加的脉冲信号值<(N/2×k2)，则判断此时脉冲信号为0；

若累加的脉冲信号值>(N/2×k2)，则判断此时脉冲信号为1；

其中，k1，k2取值为(0，1]。

进一步地，所述FPGA分频计数器检测脉冲信号的初始相位脉冲数的实现方法为：对旋转脉冲编码器的脉冲信号中的A/B信号进行计数，当检测到第一个Z信号的上升沿时停止计数，该计数结果为初始相位脉冲数。

进一步地，所述FPGA分频计数器实现分频的方法为：FPGA分频计数器接收到由数采控制计算机设置的分频配置参数为N分频时，在输入的脉冲信号进入到FPGA分频计数器后，FPGA分频计数器记录输入的脉冲信号的上升沿和下降沿，一个上升沿和一个下降沿为一个脉冲周期；从第一个上升沿，FPGA分频计数器开始计数，并且输出脉冲信号的高电平；当FPGA计数值等于N/2时，输出高电平变为低电平并继续计数直到计数值为N时，完成一个脉冲周期的脉冲信号转换，切换到新一个脉冲周期的分频。

进一步地，所述FPGA分频计数器实现计数的方法为：

将物理的360度对应实际的M个脉冲，以每45度对应M/8个脉冲；

对旋转脉冲编码器输出的脉冲信号中的A/B脉冲信号计数，当与初始相位脉冲数相同时产生一个参考相位脉冲；

在参考相位脉冲的基础上产生相位偏移脉冲：在参考相位脉冲的位置上再次对A/B脉冲信号进行计数，计满M+x×M/8个脉冲之后产生一个相位脉冲，以后每计满M个脉冲就产生一个相位脉冲，即在物理上实现在参考相位脉冲的位置处偏移(45×x)度产生相位脉冲。

综上所述，由于采用了上述技术方案，本发明的有益效果是：

1、本发明进行分频和计数提升了准确性。

2、本发明脉冲信号的长线传输抗干扰能力得到很大提升。

3、本发明的分频时延很短，且时间确定。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例的旋转脉冲编码器的脉冲信号的分频和计数系统的原理框图。

图2为本发明实施例的旋转脉冲编码器的脉冲信号的分频和计数方法的原理框图。

图3为本发明实施例的脉冲信号关系示意图。

图4为本发明实施例的LVDS方式传输脉冲信号的结构示意图。

图5为本发明实施例的光纤传输方式传输脉冲信号的结构示意图。

图6为本发明实施例的原信号差分方式传输脉冲信号的结构示意图。

图7为本发明实施例的软件滤波的原理示意图。

图8为本发明实施例的初始相位检测的仿真图。

图9为本发明实施例分频的原理示意图。

图10a为本发明实施例计数的参考相位脉冲的仿真图。

图10b为本发明实施例计数的第一个偏移相位脉冲的仿真图。

图10c为本发明实施例计数的产生偏移后的相位脉冲仿真图。

图11为本发明示例中分频信号仿真图。

图12为本发明示例中计数信号仿真图。

具体实施方式

以下结合实施例对本发明的特征和性能作进一步的详细描述。

如图1所示，本实施例提供的一种旋转脉冲编码器的脉冲信号的分频和计数系统，包括：依次连接的旋转脉冲编码器、脉冲信号传输模块、FPGA分频计数器和PIV流场测试相机，以及与FPGA分频计数器连接的数采控制计算机和PXI数据信号板；所述PXI数字信号板连接有数采板卡，同时还与数采控制计算机连接。

基于所述旋转脉冲编码器的脉冲信号的分频和计数系统，如图2所示，本实施例还提供一种旋转脉冲编码器的脉冲信号的分频和计数方法，包括：

旋转脉冲编码器输出脉冲信号；

脉冲信号传输模块将脉冲信号传输至FPGA分频计数器；

FPGA分频计数器由数采控制计算机进行分频和计数的参数设置；

FPGA分频计数器对输入的脉冲信号进行软件滤波；

FPGA分频计数器检测脉冲信号的初始相位脉冲数并反馈给数采控制计算机；

数采控制计算机通过PXI数字信号板发出分频控制信号和计数控制信号，控制FPGA分频计数器输出分频信号和计数信号，从而实现分频和计数的启停；其中，输出的分频信号通过PXI数字信号板触发数采板卡进行数据采集，输出的计数信号触发PIV流场测试相机进行PIV流场测试。

具体地：

1、输出脉冲信号

所述旋转脉冲编码器可以是常用的光电增量式脉冲编码器，主要输出6路TTL信号，包括：

(1)4路方位角信号：A相、B相、

(2)零位脉冲：Z、

所述6路TTL信号之间的关系如图3所示，图中N为零位脉冲Z，为零位脉冲

2、脉冲信号传输

一般数据采集系统中常用的旋转脉冲编码器中A/B信号分辨率为2的倍数，如1024/2048等，则信号频率与旋转速度相关，一般为上kHz信号，由于旋转脉冲编码器常常与设备驱动电机结伴安装，因此其传输电环境很恶劣，长距离传输脉冲信号受污染很严重。为了提高脉冲信号的抗干扰能力，本实施案例设计了三种旋转脉冲编码器的脉冲信号传输方式。

(1)所述脉冲信号传输模块采用LVDS方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

低电压差分信号(LVDS)是一种高速点到点应用通信标准。多点LVDS(M-LVDS)则是一种面向多点应用的类似标准。LVDS和M-LVDS均使用差分信号，通过这种双线式通信方法，LVDS接收端将根据两个互补电信号之间的电压差检测数据。这样能够极大地改善噪声抗扰度，并将噪声辐射降至最低。LVDS的优势包括：

a.通信速度高达1Gbps或以上；

b.电磁辐射更低；

c.抗扰度更高；

d.低功耗工作；

e.共模范围允许高达±1的接地失调差额。

LVDS方式传输脉冲信号的结构示意图如图4所示，包括通过双绞双屏蔽线相连接的LVDS发送端和LVDS接收端；LVDS接收端通常与FPGA分频计数器设置在一起；

LVDS发送端，用于将非平衡传输的脉冲信号转换成平衡传输的LVDS信号。通常由一个IC来完成，如：DS90C031；

LVDS接收端，用于将平衡传输的LVDS信号转换成非平衡传输的脉冲信号。通常由一个IC来完成，如：DS90C032；

(2)所述脉冲信号传输模块采用光纤传输方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

光纤传输方式传输脉冲信号的结构示意图如图5所示，包括通过光纤相连接的光纤转换器和光纤编码器；光纤编码器通常是与FPGA分频计数器分离设置的；光纤转换器将旋转脉冲编码器输出的脉冲信号转换为光信号，该光信号通过光纤进行长线传输，然后经过光纤解码器对光信号进行解码，将解码信号输入FPGA分频计数器。光纤可以采用多模光纤,利用光纤传输的抗干扰能力强的特点提高脉冲信号的抗干扰能力。

(3)所述脉冲信号传输模块采用原信号差分方式将旋转脉冲编码器的脉冲信号传输至FPGA分频计数器。

原信号差分方式传输脉冲信号的结构示意图如图6所示，采用差分放大器实现，该差分放大器通过双绞双屏蔽线与旋转脉冲编码器连接，并与FPGA分频计数器设置在一起；旋转脉冲编码器输出的脉冲信号经双绞双屏蔽线进行长线传输，并由差分放大器进行差分放大后输入FPGA分频计数器。为了提高脉冲信号长线传输的抗干扰能力，该传输双绞双屏蔽线最好采用专业双绞双屏蔽编码器线缆。

3、相关参数

为了更好实现数据采集系统的方位触发以及位置触发，FPGA分频计数器的控制上需要数采控制计算机中的上位机软件通知分频位数，启动分频时间、启动计数时间以及计数脉冲软件脉宽数等相关参数。本方案将对脉冲分频计数的相关参数通过RS485通讯方式在软件启动时发送到FPGA分频计数器。由于旋转信号监视与数据采集过程中需要反复启动分频和计数，为了快速启动，本实施案例采用PXI数字信号板输出I/O信号(包括分频控制信号和计数控制信号)来控制的FPGA分频计数器的分频和计数的启停。

4、软件滤波

所述FPGA分频计数器对输入的脉冲信号进行软件滤波的实现方法为：

设分频和计数系统的基准时钟频率为f_r：50MHz，则基准时钟周期为T_r＝1/f_r；假设此时的脉冲信号的频率为f：250KHz，则脉冲信号的时钟周期为T＝1/f；则有脉冲信号的时钟周期T＝N×T_r，N为倍数；得到N＝T/T_r＝f_r/f：200，则一个占空比为50％的T内高低电平分别的持续时间Ts＝N/2×T_r；

如图7所示，当检测到脉冲信号的边沿变化，就开始对基准时钟的上升沿计数，其中，每检测到一个基准时钟的上升沿，基准时钟计数加1，同时将接收的脉冲信号进行累加，当基准时钟计数＝(N/2×k1)，对累加的脉冲信号值进行判断：

若累加的脉冲信号值<(N/2×k2)，则判断此时脉冲信号为0；

若累加的脉冲信号值>(N/2×k2)，则判断此时脉冲信号为1；

其中，k1，k2取值为(0，1]，一般取k1＝60％，k2＝30％。

5、初始相位检测

由于旋转脉冲编码器的安装中，其零位脉冲Z(旋转脉冲编码器零位)与旋转信号的物理零方位不一定对齐，因此在定位触发时，首先需要确定物理零方位与旋转脉冲编码器零位之间的脉冲数，即初始相位脉冲数。

所述FPGA分频计数器检测脉冲信号的初始相位脉冲数的实现方法为：对旋转脉冲编码器的脉冲信号中的A/B信号进行计数，当检测到第一个Z信号的上升沿时停止计数，该计数结果为初始相位脉冲数。

如图8所示为初始相位检测的仿真结果，rst_n为复位信号，低电平时有效；sig_in为输入的A/B信号；pluse_0为Z信号；n为脉冲的计数。图中可以看出，信号复位后开始计数，直到检测到一个Z信号的上升沿后停止计数，即使再出现Z信号的上升沿计数也不再发生变化，达到初始信号检测的目的。

6、分频

分频是指将意单一频率信号的频率降低为原来的1/N，就叫N分频。实现分频的电路或装置称为“分频器”。本实施例主要利用FPGA对输入的脉冲信号进行分频，分频模式有二分频、四分频、八分频、十六分频……。根据数采控制计算机下发的分频控制信号，对输入的脉冲信号进行相应的分频并输出分频信号。

具体地，所述FPGA分频计数器实现分频的方法为：FPGA分频计数器接收到由数采控制计算机设置的分频配置参数为N分频时，在输入的脉冲信号进入到FPGA分频计数器后，FPGA分频计数器记录输入的脉冲信号的上升沿和下降沿，一个上升沿和一个下降沿为一个脉冲周期；从第一个上升沿，FPGA分频计数器开始计数，并且输出脉冲信号的高电平；当FPGA计数值等于N/2时，输出高电平变为低电平并继续计数直到计数值为N时，完成一个脉冲周期的脉冲信号转换，切换到新一个脉冲周期的分频。

如图9所示为四分频的FPGA分频仿真图，sig_in为输入的A/B信号，sig_out为输出的四分频信号，图中可以看出每一个四分频信号中包含了4个A/B信号，频率变为原来的四分之一，实现分频。同理，输出的二分频、八分频和十六分频信号中应分别包含2、8、16个A/B信号，频率分别变为原来的二分之一、八分之一、十六分之一。

7、计数

计数相位脉冲主要是针对本实施例的应用场景而言，主要用于在特定相位偏移位置产生脉冲，使负载工作。

具体地，所述FPGA分频计数器实现计数的方法为：

将物理的360度对应实际的M(一般取1024)个脉冲，即每45度对应M/8(即128)个脉冲；

对旋转脉冲编码器输出的脉冲信号中的A/B脉冲信号计数，当与初始相位脉冲数相同时产生一个参考相位脉冲；

在参考相位脉冲的基础上产生相位偏移脉冲：在参考相位脉冲的位置上再次对A/B脉冲信号进行计数，计满M+x×M/8个脉冲之后产生一个相位脉冲，以后每计满M个脉冲就产生一个相位脉冲，即在物理上实现在参考相位脉冲的位置处偏移(45×x)度产生相位脉冲。即，x＝1,2,…,7，依次表示在参考相位脉冲的位置处偏移45、90、135、180、225、270、315度产生相位脉冲。如图10a、10b、10c所示为初始相位脉冲数为38、45度产生相位脉冲的仿真结果。

以下以示例对本发明实现的分频和计数的效果进行详细说明：

(1)分频信号的仿真图如图11所示，图中clk_50M为系统50M时钟；Rst_n为复位信号；DivSet是设置分频两集，32表示2分频；sig_in为输入的脉冲信号；sig_out为输出的分频信号。

延时为输入信号与输出信号之间的时间差。图中第一条竖虚线为输入信号上升沿时刻，第二条竖虚线为输出信号上升沿时刻，时间差为1/2系统时钟周期，50M系统时钟周期为20ns，因此延时为10ns。以旋翼转速2100rpm为例，则延时相当于错方位0.000126°

(2)计数信号的仿真图如图12所示，图中clk_50M为系统50M时钟；rst_n为复位信号；pluse_0为零脉冲信号；sig_in为输入的脉冲信号；sig_out为输出的计数信号。

延时为输入信号与输出信号之间的时间差，图中第一条竖虚线为输入信号上升沿时刻，第二条竖虚线为输出信号上升沿时刻，时间差为3/2系统时钟周期，50M系统时钟周期为20ns，因此延时为30ns。以旋翼转速2100rpm为例，则计数延时相当于错方位0.000378°。

以往的系统延时不能确定，而通过该示例可以看出，本发明的系统延时确定并且小于30ns，从而可以提升分频和计数的准确性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。