半导体装置
阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 竹本圭佑 林哲也 倪威 丸井俊治 田中亮太 山上滋春 于 2018-02-06 设计创作，主要内容包括：半导体装置具备：在基板的主面形成的主槽、与主槽的表面接触而形成的半导体区域、至少与主槽的侧面的相反侧的半导体区域的表面接触而形成并在半导体区域产生二维电子气体层的电子供给区域、与二维电子气体层接触且相互分离而形成的第一电极和第二电极。(The semiconductor device includes: the electron source device includes a main groove formed in a main surface of a substrate, a semiconductor region formed in contact with a surface of the main groove, an electron supply region formed in contact with at least a surface of the semiconductor region on an opposite side of a side surface of the main groove and generating a two-dimensional electron gas layer in the semiconductor region, and a first electrode and a second electrode formed in contact with the two-dimensional electron gas layer and separated from each other.)
技术领域
本发明涉及一种半导体装置。
背景技术
目前，公知具有AlGaN/GaN的异质结构的高电子迁移率晶体管(HighElectronMobilitYTransistor)器件(AlGaN/GaN-HEMT或GaN-HEMT))(参照专利文献1)。在专利文献1中，GaN半导体基板通过在硅基板上依次层叠缓冲层、沟道层(GaN层)、肖特基层(AlGaN层)和盖层(GaN层)而构成。封闭在沟道层和快照键之间的异质结附近的电子(二维电子气体：2DEG)的迁移率大，由源极-漏极之间流动的二维电子气体产生的电流由施加到栅极的电压来控制。
现有专利文献
专利文献
专利文献1：日本特开2006-120694号公报
然而，在专利文献1的GaN-HEMT中，源电极及漏电极与盖层接触而形成，经由盖层和肖特基层，电连接到异质接附近的二维电子气体层。因此，由于二维电子气体产生的电流经由盖层及肖特基层流向源电极或漏电极，因此，GaN-HEMT的高电子迁移率受到损害，通态电阻会变高。
发明内容
本发明是鉴于上述课题而创立的，其目的在于提供一种能够降低通态电阻的半导体装置。
本发明的一方式的半导体装置具备：基板；主槽，其在基板的主面形成；半导体区域，其与主槽的表面接触而形成；电子供给区域，其与至少主槽的侧面的相反侧的半导体区域的表面接触而形成，并使二维电子气体层(two-dimensional electron gas layer)在半导体区域产生；第一电极及第二电极，其与二维电子气体层接触且相互分离而形成。
发明的效果
根据本发明，能够降低通态电阻。
附图说明
图1A是说明第一实施方式的半导体装置的结构的立体图。
图1B是沿着图1A的A-A截面的剖面图。
图2A是说明第一实施方式的半导体装置的制造方法的立体图。
图2B是沿着图2A的A-A截面的剖面图。
图3A是说明第一实施方式的半导体装置的制造方法的立体图。
图3B是沿着图3A的A-A截面的剖面图。
图4A是说明第一实施方式的半导体装置的制造方法的立体图。
图4B是沿着图4A的A-A截面的剖面图。
图5A是说明第一实施方式的半导体装置的制造方法的立体图。
图5B是沿着图5A的A-A截面的剖面图。
图6A是说明第一实施方式的半导体装置的制造方法的立体图。
图6B是沿着图6A的A-A截面的剖面图。
图7A是说明第一实施方式的半导体装置的制造方法的立体图。
图7B是沿着图7A的A-A截面的剖面图。
图8A是说明第一实施方式的半导体装置的制造方法的立体图。
图8B是沿着图8A的A-A截面的剖面图。
图9A是说明第一实施方式的半导体装置的制造方法的立体图。
图9B是沿着图9A的A-A截面的剖面图。
图10A是说明第一实施方式的半导体装置的制造方法的立体图。
图10B是沿着图10A的A-A截面的剖面图。
图11是说明第一实施方式的半导体装置的制造方法的立体图。
图12A是说明第一实施方式的半导体装置的制造方法的立体图。
图12B是沿着图12A的A-A截面的剖面图。
图13A是说明第一实施方式的半导体装置的制造方法的立体图。
图13B是沿着图13A的A-A截面的剖面图。
图14A是说明第一实施方式的半导体装置的制造方法的立体图。
图14B是沿着图14A的A-A截面的剖面图。
图15A是说明第一实施方式的半导体装置的制造方法的立体图。
图15B是沿着图15A的A-A截面的剖面图。
图16A是说明第一实施方式的半导体装置的制造方法的立体图。
图16B是沿着图16A的A-A截面的剖面图。
图17A是说明第一实施方式的半导体装置的制造方法的立体图。
图17B是沿着图17A的A-A截面的剖面图。
图18A是说明第一实施方式的半导体装置的制造方法的立体图。
图18B是沿着图18A的A-A截面的剖面图。
图19A是说明第一实施方式的半导体装置的制造方法的立体图。
图19B是沿着图19A的A-A截面的剖面图。
图20A是说明第一实施方式的半导体装置的制造方法的立体图。
图20B是沿着图20A的A-A截面的剖面图。
图21A是说明第一实施方式的半导体装置的制造方法的立体图。
图21B是沿着图21A的A-A截面的剖面图。
图22A是说明第一实施方式的半导体装置的制造方法的立体图。
图22B是沿着图22A的A-A截面的剖面图。
图23A是说明第一实施方式的半导体装置的制造方法的立体图。
图23B是沿着图23A的A-A截面的剖面图。
图24A是说明第一实施方式的半导体装置的制造方法的立体图。
图24B是沿着图24A的A-A截面的剖面图。
图25是说明第一实施方式的半导体装置的制造方法的立体图。
图26A是说明第一实施方式的半导体装置的制造方法的立体图。
图26B是沿着图26A的A-A截面的剖面图。
图27是说明第一实施方式的半导体装置的制造方法的立体图。
图28是说明第一实施方式的半导体装置的制造方法的立体图。
图29A是说明第二实施方式的半导体装置的结构的立体图。
图29B是沿着图29A的A-A截面的剖面图。
图29C是沿着图29A的B-B截面的剖面图。
图30A是说明第二实施方式的半导体装置的制造方法的立体图。
图30B是沿着图30A的A-A截面的剖面图。
图31A是说明第二实施方式的半导体装置的制造方法的立体图。
图31B是沿着图31A的A-A截面的剖面图。
图32A是说明第二实施方式的半导体装置的制造方法的立体图。
图32B是沿着图32A的A-A截面的剖面图。
图33A是说明第二实施方式的半导体装置的制造方法的立体图。
图33B是沿着图33A的A-A截面的剖面图。
图34A是说明第二实施方式的半导体装置的制造方法的立体图。
图34B是沿着图34A的A-A截面的剖面图。
图35A是说明第二实施方式的半导体装置的制造方法的立体图。
图35B是沿着图35A的A-A截面的剖面图。
图36A是说明第二实施方式的半导体装置的制造方法的立体图。
图36B是沿着图36A的A-A截面的剖面图。
图37A是说明第二实施方式的半导体装置的制造方法的立体图。
图37B是沿着图37A的A-A截面的剖面图。
图38A是说明第二实施方式的半导体装置的制造方法的立体图。
图38B是沿着图38A的A-A截面的剖面图。
图39是说明第二实施方式的半导体装置的制造方法的立体图。
图40A是说明第二实施方式的半导体装置的制造方法的立体图。
图40B是沿着图40A的A-A截面的剖面图。
图41A是说明第二实施方式的半导体装置的制造方法的立体图。
图41B是沿着图41A的A-A截面的剖面图。
图42A是说明第二实施方式的半导体装置的制造方法的立体图。
图42B是沿着图42A的A-A截面的剖面图。
图43A是说明第二实施方式的半导体装置的制造方法的立体图。
图43B是沿着图43A的A-A截面的剖面图。
图44A是说明第二实施方式的半导体装置的制造方法的立体图。
图44B是沿着图44A的A-A截面的剖面图。
图45A是说明第二实施方式的半导体装置的制造方法的立体图。
图45B是沿着图45A的A-A截面的剖面图。
图46A是说明第二实施方式的半导体装置的制造方法的立体图。
图46B是沿着图46A的A-A截面的剖面图。
图47是说明第二实施方式的半导体装置的制造方法的立体图。
图48A是说明第二实施方式的半导体装置的制造方法的立体图。
图48B是沿着图48A的A-A截面的剖面图。
图49是说明第二实施方式的半导体装置的制造方法的立体图。
图50A是说明第二实施方式的半导体装置的制造方法的立体图。
图50B是沿着图50A的A-A截面的剖面图。
图51是说明第二实施方式的半导体装置的制造方法的立体图。
图52A是说明第二实施方式的半导体装置的制造方法的立体图。
图52B是沿着图52A的A-A截面的剖面图。
图53A是说明第二实施方式的半导体装置的制造方法的立体图。
图53B是沿着图53A的A-A截面的剖面图。
图54A是说明第二实施方式的半导体装置的制造方法的立体图。
图54B是沿着图54A的A-A截面的剖面图。
图55A是说明第二实施方式的变形例3的半导体装置的结构的立体图。
图55B是沿着图55A的A-A截面的剖面图。
图55C是沿着图55A的B-B截面的剖面图。
图56A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图56B是沿着图56A的A-A截面的剖面图。
图57是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图58A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图58B是沿着图58A的A-A截面的剖面图。
图59A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图59B是沿着图59A的A-A截面的剖面图。
图60A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图60B是沿着图60A的A-A截面的剖面图。
图61是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图62A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图62B是沿着图62A的A-A截面的剖面图。
图63是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图64A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图64B是沿着图64A的A-A截面的剖面图。
图65是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图66A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图66B是沿着图66A的A-A截面的剖面图。
图67A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图67B是沿着图67A的A-A截面的剖面图。
图68A是说明第二实施方式的变形例3的半导体装置的制造方法的立体图。
图68B是沿着图68A的A-A截面的剖面图。
图69A是说明第二实施方式的变形例4的半导体装置的结构的立体图。
图69B是沿着图69A的A-A截面的剖面图。
图69C是沿着图69A的B-B截面的剖面图。
图70A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图70B是沿着图70A的A-A截面的剖面图。
图71是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图72A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图72B是沿着图72A的A-A截面的剖面图。
图73A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图73B是沿着图73A的A-A截面的剖面图。
图74A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图74B是沿着图74A的A-A截面的剖面图。
图75是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图76A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图76B是沿着图76A的A-A截面的剖面图。
图77A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图77B是沿着图77A的A-A截面的剖面图。
图78A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图78B是沿着图78A的A-A截面的剖面图。
图79是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图80A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图80B是沿着图80A的A-A截面的剖面图。
图81是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图82是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图83A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图83B是沿着图83A的A-A截面的剖面图。
图84A是说明第二实施方式的变形例4的半导体装置的制造方法的立体图。
图84B是沿着图84A的A-A截面的剖面图。
图85A是说明第二实施方式的变形例5的半导体装置的结构的立体图。
图85B是沿着图85A的A-A截面的剖面图。
图85C是沿着图85A的B-B截面的剖面图。
图86A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图86B是沿着图86A的A-A截面的剖面图。
图87是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图88A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图88B是沿着图88A的A-A截面的剖面图。
图89A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图89B是沿着图89A的A-A截面的剖面图。
图90A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图90B是沿着图90A的A-A截面的剖面图。
图91是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图92A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图92B是沿着图92A的A-A截面的剖面图。
图93A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图93B是沿着图93A的A-A截面的剖面图。
图94A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图94B是沿着图94A的A-A截面的剖面图。
图95A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图95B是沿着图95A的A-A截面的剖面图。
图96是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图97A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图97B是沿着图97A的A-A截面的剖面图。
图98是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图99A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图99B是沿着图99A的A-A截面的剖面图。
图100是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图101A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图101B是沿着图101A的A-A截面的剖面图。
图102A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图102B是沿着图102A的A-A截面的剖面图。
图103A是说明第二实施方式的变形例5的半导体装置的制造方法的立体图。
图103B是沿着图103A的A-A截面的剖面图。
图104A是说明第二实施方式的变形例6的半导体装置的结构的立体图。
图104B是沿着图104A的A-A截面的剖面图。
图104C是沿着图104A的B-B截面的剖面图。
图105A是说明第二实施方式的变形例6的半导体装置的制造方法的立体图。
图105B是沿着图105A的A-A截面的剖面图。
图106A是说明第二实施方式的变形例6的半导体装置的制造方法的立体图。
图106B是沿着图106A的A-A截面的剖面图。
图107A是说明第二实施方式的变形例6的半导体装置的制造方法的立体图。
图107B是沿着图107A的A-A截面的剖面图。
图108A是说明第二实施方式的变形例6的半导体装置的制造方法的立体图。
图108B是沿着图108A的A-A截面的剖面图。
图109A是说明第二实施方式的变形例6的半导体装置的制造方法的立体图。
图109B是沿着图109A的A-A截面的剖面图。
图110是说明第二实施方式的变形例6的半导体装置的制造方法的剖面图。
图111A是说明第二实施方式的变形例7的半导体装置的结构的立体图。
图111B是沿着图111A的A-A截面的剖面图。
图111C是沿着图111A的B-B截面的剖面图。
图112A是说明第二实施方式的变形例7的半导体装置的制造方法的立体图。
图112B是沿着图112A的A-A截面的剖面图。
图113A是说明第二实施方式的变形例7的半导体装置的制造方法的立体图。
图113B是沿着图113A的A-A截面的剖面图。
图114A是说明第二实施方式的变形例8的半导体装置的结构的立体图。
图114B是沿着图114A的A-A截面的剖面图。
图114C是沿着图114A的B-B截面的剖面图。
图114D是沿着图114A的C-C截面的剖面图。
图115A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图115B是沿着图115A的A-A截面的剖面图。
图116A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图116B是沿着图116A的A-A截面的剖面图。
图117A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图117B是沿着图117A的A-A截面的剖面图。
图118A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图118B是沿着图118A的A-A截面的剖面图。
图119A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图119B是沿着图119A的A-A截面的剖面图。
图120A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图120B是沿着图120A的A-A截面的剖面图。
图120C是沿着图120A的B-B截面的剖面图。
图121A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图121B是沿着图121A的A-A截面的剖面图。
图121C是沿着图121A的B-B截面的剖面图。
图122是说明第二实施方式的变形例8的半导体装置的制造方法的剖面图。
图123A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图123B是沿着图123A的A-A截面的剖面图。
图123C是沿着图123A的B-B截面的剖面图。
图124A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图124B是沿着图124A的A-A截面的剖面图。
图125A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图125B是沿着图125A的B-B截面的剖面图。
图126A是说明第二实施方式的变形例8的半导体装置的制造方法的立体图。
图126B是沿着图126A的A-A截面的剖面图。
图126C是沿着图126A的B-B截面的剖面图。
图127是说明第二实施方式的变形例9的半导体装置的结构的立体图。
图128A是说明第二实施方式的变形例10的半导体装置的结构的立体图。
图128B是沿着图128A的A-A截面的剖面图。
图128C是沿着图128A的B-B截面的剖面图。
图128D是沿着图128A的C-C截面的剖面图。
图128E是沿着图128A的D-D截面的剖面图。
图129A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图129B是沿着图129A的A-A截面的剖面图。
图130A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图130B是沿着图130A的A-A截面的剖面图。
图131A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图131B是沿着图131A的A-A截面的剖面图。
图132A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图132B是沿着图132A的A-A截面的剖面图。
图133A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图133B是沿着图133A的A-A截面的剖面图。
图134A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图134B是沿着图134A的A-A截面的剖面图。
图135A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图135B是沿着图135A的A-A截面的剖面图。
图135C是沿着图135A的B-B截面的剖面图。
图136A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图136B是沿着图136A的A-A截面的剖面图。
图136C是沿着图136A的B-B截面的剖面图。
图137A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图137B是沿着图137A的A-A截面的剖面图。
图137C是沿着图137A的B-B截面的剖面图。
图138A是说明第二实施方式的变形例10的半导体装置的制造方法的立体图。
图138B是沿着图138A的A-A截面的剖面图。
图138C是沿着图138A的B-B截面的剖面图。
图139A是说明第二实施方式的变形例11的半导体装置的结构的立体图。
图139B是沿着图139A的A-A截面的剖面图。
图139C是沿着图139A的B-B截面的剖面图。
图139D是沿着图139A的C-C截面的剖面图。
图139E是沿着图139A的D-D截面的剖面图。
图140A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图140B是沿着图140A的A-A截面的剖面图。
图141A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图141B是沿着图141A的A-A截面的剖面图。
图142A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图142B是沿着图142A的A-A截面的剖面图。
图142C是沿着图142A的B-B截面的剖面图。
图143A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图143B是沿着图143A的A-A截面的剖面图。
图144A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图144B是沿着图144A的A-A截面的剖面图。
图144C是沿着图144A的B-B截面的剖面图。
图145A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图145B是沿着图145A的A-A截面的剖面图。
图146A是说明第二实施方式的变形例11的半导体装置的制造方法的立体图。
图146B是沿着图146A的A-A截面的剖面图。
图147A是说明第二实施方式的变形例12的半导体装置的结构的立体图。
图147B是从图147A的基板1的主面的法线方向观察的俯视图。
图148是说明第二实施方式的变形例12的第一替代例的半导体装置的结构的俯视图。
图149是说明第二实施方式的变形例12的第二替代例的半导体装置的结构的俯视图。
图150是说明第二实施方式的变形例12的第三替代例的半导体装置的结构的俯视图。
图151A是说明第三实施方式的半导体装置的结构的立体图。
图151B是沿着图151A的A-A截面的剖面图。
图151C是沿着图151A的B-B截面的剖面图。
图152A是说明第三实施方式的半导体装置的制造方法的立体图。
图152B是沿着图152A的A-A截面的剖面图。
图153是说明第三实施方式的半导体装置的制造方法的立体图。
图154A是说明第三实施方式的半导体装置的制造方法的立体图。
图154B是沿着图154A的A-A截面的剖面图。
图155A是说明第三实施方式的半导体装置的制造方法的立体图。
图155B是沿着图155A的A-A截面的剖面图。
图156A是说明第三实施方式的半导体装置的制造方法的立体图。
图156B是沿着图156A的A-A截面的剖面图。
图157A是说明第四实施方式的半导体装置的结构的立体图。
图157B是沿着图157A的A-A截面的剖面图。
图157C是沿着图157A的B-B截面的剖面图。
图158A是说明第四实施方式的半导体装置的制造方法的立体图。
图158B是沿着图158A的A-A截面的剖面图。
图159A是说明第四实施方式的半导体装置的制造方法的立体图。
图159B是沿着图159A的A-A截面的剖面图。
图160A是说明第四实施方式的半导体装置的制造方法的立体图。
图160B是沿着图160A的A-A截面的剖面图。
图161A是说明第四实施方式的半导体装置的制造方法的立体图。
图161B是沿着图161A的A-A截面的剖面图。
图162A是说明第四实施方式的半导体装置的制造方法的立体图。
图162B是沿着图162A的A-A截面的剖面图。
图163A是说明第四实施方式的半导体装置的制造方法的立体图。
图163B是沿着图163A的A-A截面的剖面图。
图163C是沿着图163A的B-B截面的剖面图。
图164A是说明第四实施方式的半导体装置的制造方法的立体图。
图164B是沿着图164A的A-A截面的剖面图。
图164C是沿着图164A的B-B截面的剖面图。
图165A是说明第四实施方式的半导体装置的制造方法的立体图。
图165B是沿着图165A的A-A截面的剖面图。
图165C是沿着图165A的B-B截面的剖面图。
图166A是说明第四实施方式的半导体装置的制造方法的立体图。
图166B是沿着图166A的A-A截面的剖面图。
图166C是沿着图166A的B-B截面的剖面图。
图167A是说明第四实施方式的半导体装置的制造方法的立体图。
图167B是沿着图167A的A-A截面的剖面图。
图167C是沿着图167A的B-B截面的剖面图。
图168A是说明第四实施方式的半导体装置的制造方法的立体图。
图168B是沿着图168A的A-A截面的剖面图。
图168C是沿着图168A的B-B截面的剖面图。
具体实施方式
以下，参照附图来说明实施方式。另外，实施方式包括第一实施方式～第四实施方式。另外，在第二实施方式中，作为其变形例，包含第一变形例～第十二变形例。
在实施方式的说明中，在附图的记载中对同一部分赋予相同的符号，省略重复的说明。但是，图面是示意的，厚度和平面尺寸的关系，各层厚度的比率等包含了与实际不同的部分。另外，在图面相互之间也包含着相互尺寸的关系和比率不同的部分。另外，以下所示的实施方式例示了用于使本发明的技术思想具体化的装置或方法，本发明的技术思想并不将构成部件的材质、形状、结构、配置等特定于下述内容。
(第一实施方式)
[半导体装置的结构]
参照图1A至图1B，说明第一实施方式的半导体装置的结构。在第一实施方式中，作为半导体装置，对利用半导体异质结及调制掺杂技术而形成的二维电子气体作为载流子使用的高电子迁移率二极管进行说明。
第一实施方式的半导体装置具备基板1、半导体区域2、电子供给区域3、二维电子气体层4、作为第二电极的阳电极6、作为第一电极的阴电极7、元件分离区域8、主槽9、绝缘膜13、配线14a、14B(有时统称为配线14)。
基板1是由绝缘体构成的平板。作为基板1的材料的绝缘体，例如可以采用硅。基板1具有例如数百μm左右的厚度。基板1具有多个主槽9，多个主槽9以沿着一方向(Y轴方向)延伸的方式形成在主面上。主槽9具有与基板1的主面垂直相互平行的2个侧面和与基板1的主面平行的1个底面。在以下的记载中，将包含主槽9的侧面和底面的面称为主槽9的表面。另外，在图1A～图1B中，表示2个主槽9，但主槽9的数量既可以为单数，也可以为3个以上，可以沿X方向排列。另外，主槽9的深度相对于宽度的纵横比为1以上。
半导体区域2与基板1的主面和主槽9的表面接触而形成。在图1A～1B所示的例子中，半导体区域2在主槽9的延伸方向上从主槽9的一端到另一端的区域中形成在基板1的露出的主面。半导体区域2具有与主槽9的表面接触的缓冲层和在主槽9的相反侧的缓冲层的表面形成的电子行进层。缓冲层例如由通式用AlxGayN(0≤x≤1，0≤y≤1，0≤1-x-y≤1)表示的氮化铝(AlGaN)构成，具有数百nm左右的厚度。电子行进层例如由未掺杂的氮化镓(GaN)构成，具有数μm左右的厚度。
电子供给区域3与主槽9的表面的相反侧的半导体区域2的表面接触而形成。例如，电子供给区域3由氮化铝稼构成，具有nm～数十nm的厚度。形成在半导体区域2的表面上的电子供给区域3，通过氮化铝稼的功函数差，在半导体区域2中产生二维电子气体层4。二维电子气体层4是形成作为沟道的二维电子气体的层，是电子行进层。二维电子气体层4形成在半导体区域2的电子行进层中与电子供给区域3的界面附近。电子供给区域3与半导体区域2的电子行进层相比，带隙大，晶格常数与半导体区域2的电子行进层不同。
阳电极6至少与二维电子气体层4接触而形成，且与阴电极7分离形成。阳电极6与二维电子气体层4之间存在能垒。阳电极6与二维电子气体层4的接合形成表示整流作用的pn接或肖特基结。在图1A～图1B所示的例子中，阳电极6从基板1的主面侧与电子供给区域3及二维电子气体层4接触，形成到与基板1分离的深度。更具体而言，阳电极6不仅在主槽9的一端侧与二维电子气体层4直接接触，而且与电子供给区域3也直接接触。阳电极6和电子供给区域3之间也存在能垒，阳电极6和电子供给区域3的结形成表示整流作用的pn结或肖特基结。阳电极6跨越多个主槽9，沿着基板1的主面向与主槽9的延伸方向正交的方向(X轴方向)延伸。阳电极6在主槽9的延伸方向(Y方向)上与阴电极7分离形成。
在第一实施方式中，由于作为阳电极6使用金属，所以在阳电极6与二维电子气体层4以及电子供给区域3之间形成肖特基结。
阴电极7至少与二维电子气体层4接触形成，并且与阳电极6分离形成。阴电极7与二维电子气体层4欧姆连接。在图1A～图1B所示的例子中，阴电极7从基板1的主面侧与电子供给区域3及二维电子气体层4接触，形成到与基板1分离的深度。更具体而言，在主槽9的另一端侧，源电极7不仅与二维电子气体层4而且与电子供给区域3也以低电阻电连接。阴电极7跨越多个主槽9，沿着基板1的主面向与主槽9的延伸方向正交的方向(X轴方向)延伸。
元件分离区域8是用于在基板1的主面侧，将半导体装置与其他电路等电气绝缘的区域。元件分离区域8形成在阴电极7与基板1之间、阳电极6与基板1之间。
绝缘膜13是用于将半导体装置与其他电路等电绝缘，进行机械保护的膜。绝缘膜13由含有氮化硅膜(Si3N4)、氧化硅膜(SiO2)等陶瓷材料的绝缘体构成。绝缘膜13在除了阴电极7和阳电极6的上方以外的基板1的主面侧的整个面形成。
配线电极14包括与阴电极7连接的第一配线14a以及与阳电极6连接的第二配线14b。第一配线14a和第二配线14b相互独立，是电绝缘的配线。
[半导体装置的动作]
接着，对图1A至图1B所示的半导体装置的基本动作进行说明。半导体区域2和电子供给区域3之间的结是异质结，具有能带结构，该能带结构具有势阱。封闭在该势阱中的电子(二维电子气体)在与异质结的接合面垂直的方向上没有运动自由度，形成二维电子气体层4。阳极到阴极之间由二维电子气体产生的电流。
另一方面，在阳电极6和二维电子气体层4的界面上形成了肖特基势垒，阳电极6和二维电子气体层4的接合为欧姆结。因此，阳电极6和阴电极7之间作为肖特基二极管工作。具体来说，在阳电极6上施加正电压，阴电极7上施加负电压，也就是说，如果施加正向偏压，从阳极向阴极会有大的电流流动。另一方面，向阳电极6施加正电压，向阴电极7施加负电压，即施加反向偏压。即使增加电压，直至规定的屈服电压(击穿电压)之前，从阴极向阳极的电流几乎不流动。由于二维电子气体在密度高、且与接合面平行的方向上的电子迁移率大，因此作为高电子迁移率二极管表现出良好的特性。
[半导体装置的制造方法]
接着，参照图2A～图28，说明图1A～图1B所示的半导体装置的制造方法的一例。
[第一工序]
首先，如图2A及图2B所示，形成作为用于在基板1的主面上形成主槽9的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。另外，硅结晶面为(111)面。
接着，如图3A及图3B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9的预定区域内具有开口的形状。
接着，如图4A及图4B所示，将剩余的抗蚀剂材料20作为掩膜，对绝缘膜31进行图案化。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图5A及图5B所示，利用氧等离子及硫酸等去除抗蚀剂材料20。
接着，如图6A及图6B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面形成主槽9。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9。主槽9形成为主槽9的深度相对于宽度的纵横比为1以上。例如，主槽9的宽度为20μm左右，深度为500μm左右。
[第二工序]
接着，如图7A及图7B所示，对于形成主槽9的基板1，利用热CVD法进行缓冲层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，以规定的流量将作为原料的三甲基铝(TMA)导入基板1的表面，进行缓冲层的生长。缓冲层的膜厚为数百nm左右。然后，通过在缓冲层上堆积未掺杂杂质的氮化镓(GaN)，形成由缓冲层和非掺杂氮化镓层构成的半导体区域2。非掺杂氮化镓层的膜厚由要求耐压值决定，在本实施方式中，将例如作为5μm进行说明。
[第三工序]
接着，如图8A和图8B所示，通过与第二工序中说明的方法相同的方法，形成由氮化铝稼(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
[第四工序]
接着，如图9A及图9B所示，在电子供给区域3上形成作为掩膜材料的绝缘膜32。作为绝缘膜32，可以使用氧化硅膜，作为堆积方法，可以使用热CVD法和等离子CVD法。
接着，如图10A及图10B所示，在绝缘膜32上形成抗蚀剂材料16，进行元件分离区域的图案化。
接着，如图11所示，通过利用离子注入法注入氩离子，设置元件分离区域8，进行元件分离。另外，在本实施方式中，虽然使用了离子注入法，但也可以使用利用了被图案化的掩膜材料的干式蚀刻而形成了台面结构的基板1。
接着，如图12A及图12B所示，利用氧等离子或硫酸等去除抗蚀剂材料16。另外，通过使用氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻去除绝缘膜32。
[第五工序]
接着，如图13A及图13B所示，在电子供给区域3上形成抗蚀剂材料16，进行阴电极7的图案化。
接着，如图14A及图14B所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图15A及图15B所示，使用蒸镀法、喷射法等，埋入阴电极7(欧姆电极)的金属。
接着，如图16A和图16B所示，通过在丙酮溶液中对形成在抗蚀剂材料16上的金属进行提离，形成阴电极7(欧姆电极)。
接着，如图17A及图17B所示，在电子供给区域3上堆积绝缘膜34，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜34，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图19A及图19B所示，通过干式蚀刻法或湿式蚀刻法去除绝缘膜34。湿式蚀刻法可以使用热磷酸。
[第六工序]
接着，如图19A及图19B所示，在电子供给区域3上形成抗蚀剂材料16，进行阳电极6的图案化。
接着，如图20A及图20B所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图21A及图21B所示，使用蒸镀法、喷射法等，埋入成为阳电极6(肖特基电极)的金属。
接着，如图22A及图22B所示，通过将形成在抗蚀剂材料16上的金属在丙酮溶液中提离，形成阳电极6(肖特基电极)。
[第七工序]
接着，如图23A及图23B所示，在电子供给区域3上堆积绝缘膜13，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图24A和24B所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7和阳电极6的各电极电连接的图案。
接着，如图25所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法或湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图26A及图26B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14的金属。
接着，如图27所示，将抗蚀剂材料16用作掩膜，通过蚀刻去除配线电极14的一部分。最后，去除抗蚀剂材料16，如图28所示，形成配线电极14a、14b。
[半导体装置的效果]
如上所述，根据第一实施方式的半导体装置，在形成于基板1的主面的主槽9的侧面形成半导体区域2，在半导体区域2上形成电子供给区域3。由此，在与基板1的一方向(Z轴方向)垂直的方向上形成二维电子气体层4。二维电子气体层4在主槽9的两端分别与阴电极7及阳电极6直接接触，通过电连接，在施加正向偏压时，电流通过二维电子气体层4流向基板1的水平方向(Y轴方向)。在主槽9的侧面，通过加深主槽9的深度，可以增加单位基板面积的面积。由此，由于能够增加二维电子气体层4的密度，所以能够实现大电流化。
另外，阴电极7和阳电极6在主槽9的两端直接连接到二维电子气体层4。阴电极7以及阳电极6与二维电子气体层4之间，不介有电子供给区域3、其他的电极和导电区域。因此，由于二维电子气体产生的电流在二维电子气体层4与阴电极7以及阳电极6之间直接流动，所以第一实施方式的半导体装置的高电子迁移率不会受到损害。也就是说，能够维持二维电子气体的高电子迁移率。因此，能够降低通态电阻。
代替基板1在半导体区域2形成凹凸结构的情况下，半导体区域2的凹部的深度或凸部的高度最大为数μm。从维持质量的观点来看，半导体区域2的膜厚为10μm以下，在其以上的深度或高度上，由氮化镓构成的半导体区域2容易破裂。在基板1的情况下，主槽9的深度例如为500μm，与在半导体区域2中形成凹凸结构的情况相比，能够实现高的沟道密度和大电流化。
阴电极7与二维电子气体层4欧姆连接，阳电极6与二维电子气体层4之间存在能垒。通过加深主槽9的深度，可以增加每单位基板面积的主槽9的侧壁面积。也就是说，由于能够增加二维电子气体层4的密度，因此能够提供能够实现大电流化的二极管。
另外，根据第一实施方式的半导体装置，主槽9具有主槽9的宽度以上的深度。由此，与只利用平面的半导体装置相比，面积效率提高，能够实现大电流化。
通过使基板1成为绝缘或半绝缘基板，能够防止与基板1垂直方向的电流。另外，如后所述，能够确保在与基板1的主面相对的面形成的第二场板电极与半导体区域2之间的绝缘性，因此，能够提供高耐压的半导体装置。
另外，半导体区域2具有与主槽9的表面接触的缓冲层。根据第一实施方式的半导体装置，由于在主槽9的侧面形成缓冲层，所以能够调整在基板1和缓冲层上形成的半导体区域2的晶格常数。因此，形成高质量的半导体区域2，能够降低由结晶缺陷引起的耐压下降。
另外，根据第一实施方式的半导体装置，半导体区域2具有由氮化镓构成的层。由此，能够形成带隙及绝缘破坏电场大的二维电子气体层4，因此，能够进行低电阻及高耐压化。
另外，根据第一实施方式的半导体装置，主槽9的侧面是硅(111)结晶面。由此，在通过氮化镓形成半导体区域2和通过氮化铝镓形成电子供应区域3的情况下，通过由于能够在主槽9的侧面选择性地生长而加深主槽9的深度，由此，能够控制沟道密度。换言之，由于能够增加二维电子气体层4的密度，所以能够实现大电流化。
(第二实施方式)
[半导体装置的结构]
参照图29A～图29C来说明第二实施方式的半导体装置的结构。在第二实施方式中，作为半导体装置，举出具有利用半导体异质结及调制掺杂技术而形成的二维电子气体的作为沟道的高电子迁移率电场效果晶体管(HEMT)进行说明。
第二实施方式的半导体装置具备基板1、半导体区域2、电子供给区域3、二维电子气体层4、作为第三电极的栅电极5、作为第二电极的漏电极6、作为第一电极的阴电极7、元件分离区域8、主槽9、绝缘膜13、配线14a～14c(有时统称为配线14)。
基板1、半导体区域2、电子供给区域3与第一实施方式相同，省略说明。
漏电极6至少与二维电子气体层4接触形成，且与源电极7分离形成。漏电极6与二维电子气体层4欧姆连接。在图29A～图29C所示的例子中，漏电极6从基板1的主面侧与电子供给区域3及二维电子气体层4接触，形成到与基板1分离的深度。更具体而言，漏电极6在主槽9的一端侧不仅与二维电子气体层4接触，而且与电子供给区域3也直接接触，在电气上以低电阻接触。漏电极6跨越多个主槽9，沿着基板1的主面向与主槽9的延伸方向正交的方向(X轴方向)延伸。漏电极6在主槽9的延伸方向(Y方向)上与源电极7分离而形成。
源电极7至少与二维电子气体层4接触形成，并且与漏电极6分离形成。源电极7与二维电子气体层4欧姆连接。在图29A～图29C所示的例子中，源电极7从基板1的主面侧与电子供给区域3及二维电子气体层4接触，形成到与基板1分离的深度。更具体而言，源电极7在主槽9的另一端侧不仅与二维电子气体层4接触，而且与电子供给区域3也直接接触，在电气上以低电阻接触。源电极7跨越多个主槽9，沿着基板1的主面，向与主槽9的延伸方向正交的方向(X轴方向)延伸。
栅电极5位于主槽9的延伸方向(Y轴方向)上的源电极7与漏电极6之间，与电子供给区域3相接而形成。如图29B所示，栅电极5形成在沿着主槽9的侧面形成的电子供给区域3的内侧。换言之，栅电极5形成为隔着半导体区域2和电子供给区域3相对于主槽9的侧面对置。栅电极5与半导体区域2和电子供给区域3隔开，形成为埋入在主槽9的延伸方向的一部分中。栅电极5在与主槽9的延伸方向垂直的方向(X轴方向)延伸，以与源电极7和漏电极6一致。
元件分离区域8是在基板1的主面侧，用于将半导体装置与其他电路等电气绝缘的区域。元件分离区域8在源电极7与基板1之间、漏电极6与基板1之间形成。
绝缘膜13是用于将半导体装置与其他电路等电绝缘，进行机械保护的膜。绝缘膜13由含有氮化硅膜(Si3N4)、氧化硅膜(SiO2)等陶瓷材料的绝缘体构成。绝缘膜13在除了源电极7、漏电极6以及栅电极5的上方之外的基板1的主面侧的整个面形成。
配线电极14包括连接到阴电极7的第一配线14a、连接到阳电极6的第二配线14b、以及连接到栅电极5的第三配线14c。第一配线～第三配线相互独立，是电绝缘的配线。
[半导体装置的动作]
接着，对图29A至图29C所示的半导体装置的基本动作进行说明。
半导体装置以源电极7的电位为基准，在向漏电极6施加了规定的正电位的状态下，通过控制栅电极5的电位，作为晶体管发挥作用。如果将栅极-源极间电压设定为规定的阈值以上，则从栅电极5经由电子供给区域3向半导体区域2扩展的耗尽层消失。由此，二维电子气体层4形成于电子供给区域3和半导体区域2的界面，晶体管处于导通状态。电子从源电极7流向漏电极6。半导体装置通过利用主槽9的侧面，能够提高连接源极-漏极间的沟道的密度，能够进行大电流化。
另外，当栅极-源极间电压小于规定的阈值时，从栅电极5经由电子供给区域3向半导体区域2扩散耗尽层，二维电子气体层4消减。由此，晶体管处于断开状态，电流被切断。此时，在源极-漏极间间瞬间施加高电压，耗尽层从栅电极5向漏电极6扩展。耗尽层的长度为栅电极5和漏电极6之间的距离，在要求高耐压的情况下，只要延长栅电极5和漏电极6之间的距离即可。
半导体区域2由氮化镓构成。带隙及绝缘破坏电场较大，即使厚度较薄也能得到较大的耐压。因此，可以通过减小半导体区域2的厚度来缩小主槽9的宽度。因此，能够提高基板1的面积效率，提供大电流密度的半导体元件。
[半导体装置的制造方法]
接着，参照图30A～图54B，说明图29A～图29C所示的半导体装置的制造方法的一例。
[第一工序]
首先，如图30A及图30B所示，形成作为用于在基板1的主面上形成主槽9的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。另外，硅结晶面为(111)面。
接着，如图31A及图31B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9的预定区域内具有开口的形状。
接着，如图32A及图32B所示，将剩余的抗蚀剂材料20作为掩膜，对绝缘膜31进行图案化。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图33A及图33B所示，通过氧等离子及硫酸等去除抗蚀剂材料20。
接着，如图34A及图34B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面形成主槽9。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9。主槽9形成为主槽9的深度相对于宽度的纵横比大于1。例如，主槽9的宽度为20μm左右，深度为500μm左右。
[第二工序]
接着，如图35A及图35B所示，对于形成主槽9的基板1，通过热CVD法进行缓冲层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，以规定的流量将作为原料的三甲基铝(TMA)导入基板1的表面，进行缓冲层的生长。缓冲层的膜厚为数百nm左右。然后，通过在缓冲层上堆积未掺杂杂质的氮化镓(GaN)，形成由缓冲层和非掺杂氮化镓层构成的半导体区域2。非掺杂氮化镓层的膜厚由要求耐压值决定，在本实施方式中，作为例如5μm进行说明。
[第三工序]
接着，如图36A及图36B所示，以与在第二工序中说明的方法相同的方法，形成由氮化铝镓(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
[第四工序]
接着，如图37A及图37B所示，在电子供给区域3上形成作为掩膜材料的绝缘膜32。作为绝缘膜32，可以使用氧化硅膜，作为堆积方法，可以使用热CVD法和等离子CVD法。
接着，如图38A及图38B所示，在绝缘膜32上形成抗蚀剂材料16，进行元件分离区域的图案化。
接着，如图39所示，通过利用离子注入法注入氩离子，设置元件分离区域8，进行元件分离。另外，在本实施方式中，虽然使用了离子注入法，但也可以使用利用了图案化的掩膜材料的干式蚀刻而形成台面结构的基板1。
接着，如图40A及图40B所示，利用氧等离子或硫酸等去除抗蚀剂材料16。另外，通过使用氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻去除绝缘膜32。
[第五工序]
接着，如图41A及图41B所示，在电子供给区域3上形成抗蚀剂材料16，进行源电极7及漏电极6的图案化。
接着，如图42A及图42B所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图43A及图43B所示，使用蒸镀法、喷射法等，埋入成为源电极7及漏电极6的金属。
接着，如图44A和44B所示，通过将形成在抗蚀剂材料16上的金属在丙酮溶液中提离，形成源电极7和漏电极6。
接着，如图45A及图45B所示，在电子供给区域3上堆积绝缘膜34，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜34，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图46A及图46B所示，通过干式蚀刻法或湿式蚀刻法去除绝缘膜34。湿式蚀刻法可以使用热磷酸。
[第六工序]
接着，如图47所示，在电子供给区域3上形成抗蚀剂材料16，进行栅电极5的图案化。
接着，如图48A及图48B所示，使用蒸镀法、喷射法等埋入成为栅电极5的金属。
接着，如图49所示，通过在丙酮溶液中对形成在抗蚀剂材料16上的电极进行提离，形成栅电极5。
[第七工序]
接着，如图50A和图50B所示，在电子供给区域3和栅电极5上堆积绝缘膜13，作为保护膜使用，使基板1向高速热处理装置(RTA)移动，在800～1000℃左右的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图51所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7、阳电极6及栅电极5各自的电极电连接的图案。
接着，如图52A及图52B所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法或湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图53A及图53B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14的金属。
接着，如图54A及图54B所示，使用抗蚀剂材料16进行配线电极14的图案化。最后，去除抗蚀剂材料16，如图29A～图29C所示，形成配线电极14。
[半导体装置的效果]
如上所述，根据第二实施方式的半导体装置，在形成于基板1的主面的主槽9的侧面形成半导体区域2，在半导体区域2上形成电子供给区域3。由此，在与基板1的一方向(Z轴方向)垂直的方向上形成二维电子气体层4。二维电子气体层4在主槽9的两端分别与阴电极7及阳电极6直接接触，通过电连接，在施加正向偏压时，电流通过二维电子气体层4流向基板1的水平方向(Y轴方向)。在主槽9的侧面，通过加深主槽9的深度，可以增加单位基板面积的面积。由此，能够增加二维电子气体层4的密度，因此，例如，与专利文献1记载的平面结构的HEMT相比，能够实现大电流化。
另外，源电极7和漏电极6在主槽9的两端直接连接到二维电子气体层4。在源电极7以及漏电极6与二维电子气体层4之间，不介有电子供给区域3、其他电极和导电区域。因此，由于二维电子气体产生的电流在二维电子气体层4和阴电极7以及阳电极6之间直接流动，所以第二实施方式的半导体装置的高电子迁移率不会受到损害。也就是说，能够维持二维电子气体的高电子迁移率。因此，能够降低通态电阻。
第二实施方式的半导体装置，还具备栅电极5，其在主槽9的延伸方向上的源电极7和漏电极6之间形成，控制二维电子气体层4的载流子数，源电极7和漏电极6与二维电子气体层4欧姆连接。通过加深主槽9的深度，可以增加单位基板面积的主槽9的侧壁面积。也就是说，由于能够增加二维电子气体层4的密度，因此，能够提供可实现大电流化的高电子迁移率电场效果晶体管。
栅电极5形成为隔着半导体区域2和电子供给区域3相对于主槽9的侧面对置。栅电极5隔着电子供给区域3与主槽9的侧面对置，并埋入到主槽9的底部。由此，由于能够使二维电子气体层4的浓度均匀，所以能够提供不易发生电场集中的高耐压的半导体装置。
此外，通过与第一实施方式的半导体装置共通的结构获得的作用效果，也可以通过第二实施方式的半导体装置获得。
[变形例1]
接着，对第二实施方式的变形例1进行说明。在变形例1中，基板1的材质不是硅，而是绝缘性蓝宝石。蓝宝石基板与硅基板相比，由于能够得到与氮化镓的晶体晶格常数的不匹配小、高品质的基板，因此，能够提供高耐压的半导体装置。另外，由于能够大幅度削减在硅基板必要的缓冲层，因此能够提供能够廉价制造的半导体装置。
[变形例2]
接着，对第二实施方式的变形例2进行说明。在变形例2中，基板1的材质使用半绝缘体，而不是硅。作为半绝缘体，例如可以采用碳化硅(SiC)。半绝缘性基板与硅基板相比，能够得到与氮化镓的晶体晶格常数的不匹配小、高品质的基板，因此能够提供高耐压的半导体装置。另外，由于与硅基板相比绝缘性高，因此，能够提供能够降低泄漏电流的半导体装置。另外，通过使基板1成为半绝缘体，可以防止朝向基板1的垂直方向(Z方向)的电流。
另外，与硅相比，通过使用热传导性好的碳化硅，基板1的冷却能力提高。因此，能够防止伴随温度上升的通态电阻的增大，所以能够提供可实现低损失化的半导体装置。
[变形例3]
接着，参照图55A～68B，对第二实施方式的变形例3进行说明。
[半导体装置的结构]
如图55A～55C所示，在变形例3的半导体装置中，栅电极5形成于源电极7与漏电极6之间，并隔着绝缘膜13a相对于电子供给区域3形成。即，在变形例3中，在栅电极5的正下方形成绝缘膜13a，栅电极5不与电子供给区域3接触。其它结构与第二实施例相同。另外，变形例3的半导体装置的基本动作与第二实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例3的半导体装置的制造方法的一例。关于第一工序～第四工序，由于与第二实施方式相同，所以省略图示及记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第五工序]
如图56A及图56B所示，在电子供给区域3上形成抗蚀剂材料16，进行源电极7及漏电极6的图案化。
接着，如图57所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图58A及图58B所示，使用蒸镀法、喷射法等，埋入成为源电极7及漏电极6的金属。
接着，如图59A和图59B所示，通过将形成在抗蚀剂材料16上的金属在丙酮溶液中提离，形成源电极7和漏电极6。
接着，如图60A及图60B所示，在电子供给区域3上堆积绝缘膜13a，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜13a，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
[第六工序]
接着，如图61所示，在绝缘膜13a上形成抗蚀剂材料16，进行栅电极5的图案化。
接着，如图62A及图62B所示，使用蒸镀法、喷射法等埋入成为栅电极5的金属。
接着，如图63A及图63B所示，通过在丙酮溶液中对形成于抗蚀剂材料16上的电极进行提离，形成栅电极5。
[第七工序]
接着，如图64A和图64B所示，在电子供给区域3和栅电极5上堆积绝缘膜13b，作为保护膜使用，使基板1向高速热处理装置(RTA)移动，在800～1000℃左右的高温下进行数十秒的热处理。作为绝缘膜13b，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。绝缘膜13a配置在栅电极5之下，绝缘膜13b配置在栅电极5之上。绝缘膜13a和绝缘膜13b构成绝缘膜13。
接着，如图65所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7、阳电极6及栅电极5各自的电极电连接的图案。
接着，如图66A及图66B所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法或湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图67A及图67B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14的金属。
接着，如图68A及图68B所示，使用抗蚀剂材料16进行配线电极14的图案化。最后，去除抗蚀剂材料16，如图55A～图55C所示，形成配线电极14。
[半导体装置的效果]
在变形例3中，在栅电极5的正下方形成绝缘膜13a。由此，电子供给区域3和栅电极5之间的绝缘性提高，提高栅极电压时的泄漏电流降低，因此能够进行大电流化。
[第四变形例]
接着，参照图69A～图84B，对第二实施方式的变形例4进行说明。
[半导体装置的结构]
如图69A～69C所示，在变形例4的半导体装置中，栅电极5形成于源电极7与漏电极6之间，以进入电子供给区域3的方式形成。栅电极5被层叠的区域的电子供给区域3与栅电极5未被层叠的区域相比形成得更薄。栅电极5被层叠的区域的电子供给区域3具有凹形状。其它结构与第二实施例相同。另外，变形例4的半导体装置的基本动作与第二实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例4的半导体装置的制造方法的一例。关于第一工序～第四工序，由于与第二实施方式相同，所以省略图示及说明。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第五工序]
如图70A及图70B所示，在电子供给区域3上形成抗蚀剂材料16，进行源电极7及漏电极6的图案化。
接着，如图71所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图72A及图72B所示，使用蒸镀法、喷射法等，埋入成为源电极7及漏电极6的金属。
接着，如图73A和图73B所示，通过将形成在抗蚀剂材料16上的金属在丙酮溶液中提离，形成源电极7和漏电极6。
接着，如图74A及图74B所示，在电子供给区域3上堆积绝缘膜13，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
[第六工序]
接着，如图75所示，在绝缘膜13上形成抗蚀剂材料16，进行栅电极5的图案化。
接着，如图76A及图76B所示，对电子供给区域3通过干式蚀刻或湿式蚀刻进行使栅电极5堆积的部分的蚀刻。
接着，如图77A及图77B所示，对栅电极5正下方的电子供给区域3进行蚀刻，使膜厚变薄。通过蚀刻，控制栅电极5正下方的电子供给区域3的膜厚。此时，电子供给区域3的蚀刻量(膜厚)优选为数～数十nm左右。
接着，如图78A及图78B所示，使用蒸镀法、喷射法等埋入成为栅电极5的金属。
接着，如图79所示，通过在丙酮溶液中对形成在抗蚀剂材料16上的电极进行提离，形成栅电极5。
[第七工序]
接着，如图80A和图80B所示，在电子供给区域3和栅电极5上堆积绝缘膜13，作为保护膜使用，使基板1向高速热处理装置(RTA)移动，在800～1000℃左右的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图81所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7、阳电极6及栅电极5各自的电极电连接的图案。
接着，如图82所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法和湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图83A及图83B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14的金属。
接着，如图84A及图84B所示，使用抗蚀剂材料16进行配线电极14的图案化。最后，去除抗蚀剂材料16，如图69A～69C所示，形成配线电极14。
[半导体装置的效果]
在变形例4中，栅电极5进入电子供给区域3。由此，栅电极5的耗尽层对形成在电子供给区域3与半导体区域2的界面上的二维电子气体层4产生影响，能够使栅电极5正下方的二维电子气体层4消减，能够实现常断开化。
[第五变形例]
接着，参照图85A～图103B，对第二实施方式的变形例5进行说明。
[半导体装置的结构]
如图85A～图85C所示，在变形例5的半导体装置中，栅电极5形成于源电极7与漏电极6之间，并隔着p型半导体区域15相对于电子供给区域3形成。即，在变形例5中，在栅电极5正下方形成p型半导体区域15，栅电极5不与电子供给区域3接触。在栅电极5和电子供给区域3之间配置有p型半导体区域15。其它结构与第二实施例相同。另外，变形例5的半导体装置的基本动作与第二实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例5的半导体装置的制造方法的一例。关于第一工序～第四工序，由于与第二实施方式相同，所以省略记载。另外，即使是相同工序，对于与第一实施方式重复的部分也省略记载。
[第五工序]
如图86A及图86B所示，在电子供给区域3上形成抗蚀剂材料16，进行源电极7及漏电极6的图案化。
接着，如图87所示，从电子供给区域3到半导体区域2通过干式蚀刻形成电极埋入图案。埋入深度优选为数十nm左右。
接着，如图88A和图88B所示，使用蒸镀法、喷射法等，埋入作为源电极7及漏电极6的金属。
接着，如图89A及图89B所示，通过在丙酮溶液中对形成在抗蚀剂材料16上的金属进行提离，形成源电极7及漏电极6。
接着，如图90A及图90B所示，在电子供给区域3上堆积绝缘膜13，作为保护膜使用，使基板1移动到高速热处理装置(RTA)，在800～1000℃的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
[第六工序]
接着，如图91所示，在绝缘膜13上形成抗蚀剂材料16，进行栅电极5的图案化。
接着，如图92A及图92B所示，将剩余的抗蚀剂材料16作为掩膜，图案化绝缘膜13，使电子供给区域3露出。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
接着，如图93A和图93B所示，对于基板1，通过热CVD法，进行未掺杂杂质的氮化镓层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，将作为原料的三甲基铝(TMA)以规定的流量导入基板1的表面，进行未杂质掺杂的氮化镓层的生长。然后，将镁离子注入氮化镓层，通过900～1000℃加热而使其活性化，从而形成由p型的氮化镓构成的p型半导体区域15。另外，除了离子注入法以外，也可以投入含有镁的气体。
接着，如图94A和图94B所示，在形成栅电极5的部分形成抗蚀剂材料16，并图案化。
接着，如图95A及图95B所示，通过干式蚀刻去除形成栅电极5的部分以外的p型半导体区域15，也去除抗蚀剂材料16。
接着，如图96所示，在形成栅电极5的部分以外，形成抗蚀剂材料16，进行图案化。
接着，如图97A及图97B所示，使用蒸镀法、喷射法等埋入成为栅电极5的金属。
接着，如图98所示，通过在丙酮溶液中对形成在抗蚀剂材料29上的电极进行提离，形成栅电极5。
[第七工序]
接着，如图99A和图99B所示，在电子供给区域3和栅电极5上堆积绝缘膜13，作为保护膜使用，使基板1向高速热处理装置(RTA)移动，在800～1000℃左右的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图100所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7、阳电极6及栅电极5各自的电极电连接的图案。
接着，如图101A及图101B所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法或湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图102A及图102B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14的金属。
接着，如图103A及图103B所示，使用抗蚀剂材料16进行配线电极14的图案化。最后，去除抗蚀剂材料16，如图85A～图85C所示，形成配线电极14。
[半导体装置的效果]
在变形例5中，在栅电极5的正下方形成p型半导体区域15。由此，可以提升电子供给区域3和半导体区域2的导体能级，使二维电子气体层4的导体能级处于比费米能级更高的状态。由此，可以实现常断开化。
[第六变形例]
接着，参照图104A～图110，对第二实施方式的变形例6进行说明。
[半导体装置的结构]
如图104A～104C所示，在变形例6的半导体装置中，主槽9的端部具有曲率半径。更具体地，在主槽9的侧面，沿着主槽9的延伸方向的端部在主槽9的延伸方向上观察，具有比电子供给区域3的厚度大的曲率半径。主槽9的侧面端部包括与主槽9的底面相交的主槽9的侧面端部和与基板1的主面相交的主槽9的侧面端部。在与主槽9的延伸方向(Y方向)垂直的截面(XZ平面)中，主槽9的端部具有比电子供给区域3的厚度大的曲率半径。
因此，在主槽9的表面层叠的半导体区域2、电子供给区域3、栅电极5以及绝缘膜13的与主槽9的侧面的端部对应的部分，与第二实施方式的半导体装置相比，具有大的曲率半径。其它结构与第二实施例相同。另外，变形例6的半导体装置的基本动作与第一实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例6的半导体装置的制造方法的一例。关于第二工序～第七工序，因为与第二实施方式相同，所以省略图示及记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第一工序]
首先，如图105A及图105B所示，形成作为用于在基板1的主面上形成主槽9的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。另外，硅结晶面为(111)面。
接着，如图106A及图106B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9的预定区域内具有开口的形状。
接着，如图107A及图107B所示，将剩余的抗蚀剂材料20作为掩膜，对绝缘膜31进行图案化。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图108A和图108B所示，通过氧等离子和硫酸等去除抗蚀剂材料20。
接着，如图109A及图109B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面形成主槽9。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9。主槽9形成为主槽9的深度相对于宽度的纵横比大于1。例如，主槽9的宽度为20μm左右，深度为500μm左右。
接着，如图110所示，通过对形成主槽9的基板1进行热处理，形成具有规定值以上的曲率半径的主槽9。该热处理的条件例如在惰性气体环境下1100～1300℃，退火时间为10～30分钟。主槽9的端部的曲率半径比在第二工序中形成的电子供给区域3的膜厚大。
[半导体装置的效果]
在变形例6中，沿着主槽9的侧面的主槽9的延伸方向的端部在主槽9的延伸方向上观察，具有比电子供给区域3的厚度大的曲率半径。由此，在形成主槽9的基板1的主面以及主槽9的底面的角部中，能够使半导体区域2和电子供给区域3之间的间隔保持为一定，能够使二维电子气体层4的浓度均匀。由此，难以电场集中，能够实现高耐压化。
[第七变形例]
接着，参照图111A～113B，对第二实施方式的变形例7进行说明。
[半导体装置的结构]
如图111A～图111C所示，在变形例7的半导体装置中，电子供给区域3选择性地形成在主槽9的侧面的相反侧的半导体区域2的表面上。即，只在主槽9的侧面形成电子供给区域3。在基板1的主面及主槽9的底面不形成电子供给区域3。其它结构与第二实施例相同。另外，变形例7的半导体装置的基本动作与第二实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例7的半导体装置的制造方法的一例。关于第一工序～第二工序、第四工序～第七工序，因为与第二实施方式相同，所以省略记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第三工序]
如图112A及图112B所示，以与在第二工序中说明的方法相同的方法，形成由氮化铝镓(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
接着，如图113A及图113B所示，通过使用RIE(Reactive Ion Etching)、ECR(Electron Cyclotron Resonance)、ICP(Inductively Coupled plasma)等高密度等离子体蚀刻装置的干式蚀刻法进行方向性蚀刻，对电子供给区域3进行蚀刻。形成在基板1的主面以及主槽9的底面上的电子供给区域3被蚀刻，能够保留主槽9的侧面的电子供给区域3。
[半导体装置的效果]
在变形例7中，仅在主槽9的侧面选择性地形成电子供给区域3。由于在基板1的主面和主槽9的底面不形成电子供给区域3，所以能够抑制基板1的主面和主槽9的底面中的不均匀的二维电子气体层4的浓度。由此，可以防止耐压下降的情况。
[第八变形例]
接着，参照图114A～126C，对第二实施方式的变形例8进行说明。
[半导体装置的结构]
如图114A～114D所示，在变形例8的半导体装置中，与主槽9接触形成电极槽17，将源电极7以及漏电极6埋入电极槽17的内部。在变形例8中，如图114D所示，电极槽17与主槽9的一端部接触而形成，漏电极6埋入电极槽17。虽然图示省略，但电极槽17与主槽9的另一端接触形成，源电极7埋入电极槽17。也可以电极槽17只接触主槽9的两端部的一方而形成，源电极7或漏电极6中的任一方埋入电极槽17中。在电极槽17的侧面表现出与主槽9的侧面不同的结晶面。也就是说，与(111)结晶面不同的结晶面表现在电极槽17的侧面。
如图114D所示，在包括电极槽17的侧面和底面的区域形成绝缘膜13b，源电极7及漏电极6通过绝缘膜13b和元件分离区域6从基板1进行电绝缘。其它结构与第二实施方式相同。另外，变形例8的半导体装置的基本动作与第二实施方式相同，因此省略记载。
[半导体装置的制造方法]
接着，说明变形例8的半导体装置的制造方法的一例。关于第五工序～第七工序，由于与第二实施方式相同，所以省略记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第一工序]
首先，如图115A和图115B所示，形成作为用于在基板1的主面上形成主槽9和电极槽17的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。
接着，如图116A和116B所示，利用光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9和电极槽17的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9和电极槽17的预定区域具有开口的形状。
接着，如图117A和117B所示，以剩余的抗蚀剂材料20为掩膜，图案化绝缘膜31。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图118A和图118B所示，通过氧等离子和硫酸等去除抗蚀剂材料20。
接着，如图119A及图119B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面同时形成主槽9及电极槽17。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9以及与主槽9的两端部接触的电极槽17。主槽9形成为主槽9的深度相对于宽度的纵横比为1以上。例如，主槽9的宽度为20μm左右，深度为500μm左右。另外，在主槽9的侧面表现的结晶面为(111)面。另一方面，电极槽17的侧面与主槽9的侧面不平行，与主槽9的侧面倾斜。因此，在电极槽17的侧面表现的结晶面成为与(111)面不同的结晶面。电极槽17与主槽9的深度相等。电极槽17在X方向上的宽度，越远离主槽9就越宽。通过使电极槽17的X方向的宽度越远离主槽9而越窄，也可以在电极槽17的侧面表现出与(111)面不同的结晶面。
[第二工序]
接着，如图120A～120C所示，对于形成主槽9的基板1，通过热CVD法进行缓冲层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，以规定的流量将作为原料的三甲基铝(TMA)导入基板1的表面，进行缓冲层的生长。缓冲层的膜厚为数百nm左右。然后，通过在缓冲层上堆积未掺杂杂质的氮化镓(GaN)，形成由缓冲层和非掺杂氮化镓层构成的半导体区域2。非掺杂氮化镓层的膜厚由要求耐压值决定，在本实施方式中，例如作为5μm进行说明。
[第三工序]
接着，如图121A～121C所示，以与在第二工序中说明的方法相同的方法，形成由氮化铝稼(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
另外，在半导体结晶生长中，可以根据生长表面的形态来控制结晶生长。例如，在主槽9的侧面和电极槽17的侧面所表现的结晶面不同。由此，能够在包含电极槽17的侧面及底面的电极槽17的表面上不生长半导体区域2及电子供给区域3，而只在主槽9的表面上选择性地生长半导体区域2及电子供给区域3。
[第四工序]
接着，如图122所示，将基板1在氧气体环境中加热到700～1100℃，在基板1(硅)所表现的电极槽17的表面上选择性地形成由氧化硅膜构成的绝缘膜13b。绝缘膜13b不形成在形成有半导体区域2和电子供给区域3的主槽9的表面和基板1的主面上。
接着，如图123A～123C所示，在电子供给区域3以及绝缘膜13b上形成作为掩膜材料的绝缘膜39。作为绝缘膜39，可以使用氧化硅膜，作为堆积方法，可以使用热CVD法和等离子CVD法。
接着，如图124A和图124B所示，在绝缘膜39上形成抗蚀剂材料16，进行元件分离区域的图案化。
接着，如图125A及图125B所示，通过利用离子注入法注入氩离子，设置元件分离区域8，进行元件分离。另外，在本变形例中，虽然使用了离子注入法，但也可以使用利用图案化的掩膜材料的干式蚀刻法形成了台面结构的基板1。
接着，如图126A～126C所示，利用氧等离子或硫酸等去除抗蚀剂材料16。另外，通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻去除绝缘膜39。
然后，通过实施参照图41A～图54B说明的第二实施方式的第五工序～第七工序，完成图114A～图114D所示的变形例8的半导体装置。
[半导体装置的效果]
在变形例8中，源电极7和漏电极6埋入电极槽17。由此，源电极7和漏电极6不仅与形成于基板1的主面上的二维电子气体层4接触，还与形成于主槽9的表面(侧面和底面)上的二维电子气体层4直接接触而形成。因此，源电极7和漏电极6能够在维持二维电子气体层4中的沟道密度的同时取出电流，因此，能够进行大电流化和低接触电阻化。
通过形成具有与使结晶生长的主槽9不同的结晶面的电极槽17，能够有意图地形成不使结晶生长的区域。由此，半导体区域2和电子供给区域3露出在主槽9和电极槽17的边界，之后，通过在电极槽17形成电极，能够对二维电子气体层形成良好的欧姆结，因此，能够提供可降低通态电阻的半导体装置。
另外，在第二实施方式的第五工序(图42A及图42B)中，形成了源电极7及漏电极6的电极埋入图案(蚀刻处理)直至数十nm左右的深度。该蚀刻图案难以形成与主槽9相同程度的深度。在第一工序中，与主槽9同时形成电极槽17，电极槽17将未形成AlGaN(电子供给区域3)/GaN(半导体区域2)的结晶面露出在侧面。由此，在第五工序中，电极埋入图案与主槽9不形成相同程度的深度，能够将源电极7及漏电极6与在主槽9的表面上形成的二维电子气体层4直接接触而形成。
[第九变形例]
接着，参照图127，对第二实施方式的变形例9进行说明。在变形例9中，包括至少两个半导体装置(第一半导体装置和第二半导体装置)。两个半导体装置可以是第二实施方式的半导体装置，也可以是变形例1～变形例8的半导体装置。另外，也可以是后述的第三实施方式或第四实施方式的半导体装置。另外，两个半导体装置可以相同，也可以不同。也不限于两个，也可以具备三个以上的半导体装置(第三半导体装置……)。
图127表示具备三个第二实施方式的半导体装置的例子。在变形例9中，由于能够在与邻接的半导体装置之间相互共有源电极7或漏电极6，所以能够使用于半导体装置的电极为单体的一半。由此，基板1的面积效率提高，能够实现大电流化。
[第十变形例]
第二实施方式的变形例10～12的半导体装置分别具有应力缓和结构，该应力缓和结构对电子供给区域3及半导体区域2中的至少一方缓和沿主槽9的延伸方向(Y方向)施加的应力。首先，参照图128A～图138C，对第二实施方式的变形例10的应力缓和结构进行说明。
[半导体装置的结构]
如图128A～图128E所示，变形例10的应力缓和结构是在源电极7与漏电极6之间的区域的外侧，与主槽9的表面接触而形成的缓和用绝缘膜21a以及缓和用绝缘膜21b。缓和用绝缘膜21a及缓和用绝缘膜21b形成在连接源电极7和漏电极6之间的沟道区域的外侧。
如图128C所示，缓和用绝缘膜21b形成于基板1的表面及主槽9的侧面及底面上，在缓和用绝缘膜21b与基板1之间不形成电子供给区域3及半导体区域2。虽然省略了图示，但缓和用绝缘膜21a也同样。这样，缓和用绝缘膜21a及缓和用绝缘膜21b在源电极7与漏电极6之间的区域的外侧，沿着与主槽9的延伸方向垂直的方向(X方向)延伸，切断沿着主槽9的延伸方向(Y方向)连续形成的电子供给区域3及半导体区域2。其它结构与第二实施例相同。另外，变形例10的半导体装置的基本动作与第二实施方式相同，因此省略记载。
另外，在变形例10中，表示了缓和用绝缘膜21a和缓和用绝缘膜21b两者均形成的例子。但是，也可以只形成缓和用绝缘膜21a及缓和用绝缘膜21b中的任一方。另外，在变形例10中，表示形成1个缓和用绝缘膜21a和1个缓和用绝缘膜21b的例子。但是，也可以在源电极7的外侧形成多个独立的缓和用绝缘膜21a。另外，也可以在漏电极6的外侧形成多个独立的缓和用绝缘膜21b。
[半导体装置的制造方法]
接着，说明变形例10的半导体装置的制造方法的一例。关于第四工序～第七工序，由于与第二实施方式相同，所以省略图示及记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第一工序]
首先，如图129A及图129B所示，形成作为用于在基板1的主面上形成主槽9的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。
接着，如图130A及图130B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9的预定区域。
接着，如图131A及图131B所示，将剩余的抗蚀剂材料20作为掩膜，对绝缘膜31进行图案化。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图155A及图155B所示，通过氧等离子及硫酸等去除抗蚀剂材料20。
接着，如图133A及图133B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面形成主槽9。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9。主槽9形成为主槽9的深度相对于宽度的纵横比为1以上。例如，主槽9的宽度为20μm左右，深度为500μm左右。
主槽9的延伸方向(Y方向)的长度比图34A及图34B的主槽9的长度长。图34A和图34B的开口形成在源电极7和漏电极6之间的区域即沟道区域。另一方面，图133A和图133B的主槽9还形成在形成有源电极7和漏电极6的区域以及源电极7与漏电极6之间的区域的外侧即形成有缓和用绝缘膜21a、21b的区域。
接着，如图134A和图134B所示，通过对基板1进行热氧化，在主槽9的侧面和底面以及基板1的表面形成绝缘膜21。绝缘膜21例如是氧化硅膜(SiO2膜)。
接着，如图135A～135C所示，通过光刻法，在绝缘膜21的上面涂布抗蚀剂材料16，残留形成缓和用绝缘膜21a、21b的预定区域的抗蚀剂材料16，选择性地去除其他抗蚀剂材料16。即，将抗蚀剂材料16对应形成缓和用绝缘膜21a、21b的区域进行图案化。
接着，如图136A～136C所示，将图案化的抗蚀剂材料16作为掩膜，利用干式蚀刻法对绝缘膜21蚀刻，形成缓和用绝缘膜21a、21b。作为蚀刻方法，可以使用使用氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻。然后，通过氧等离子和硫酸等去除抗蚀剂材料16。由此，在主槽9的延伸方向的两端部形成缓和用绝缘膜21a、21b。
[第二工序]
接着，如图137A～图137C所示，对于形成主槽9的基板1，利用热CVD法进行缓冲层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，以规定的流量将作为原料的三甲基铝(TMA)导入基板1的表面，进行缓冲层的生长。缓冲层的膜厚为数百nm左右。然后，通过在缓冲层上堆积未掺杂杂质的氮化镓(GaN)，形成由缓冲层和非掺杂氮化镓层构成的半导体区域2。非掺杂氮化镓层的膜厚由要求耐压值决定，在本变形例中，例如作为5μm进行说明。
此时，在形成有缓和用绝缘膜21a、21b的区域中，不形成半导体区域2。也就是说，半导体区域2不在缓和用绝缘膜21a、21b上生长。
[第三工序]
接着，如图138A～138C所示，以与在第二工序中说明的方法相同的方法，形成由氮化铝镓(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
此时，在形成缓和用绝缘膜21a、21b的区域中，不形成电子供给区域3。即，在缓和用绝缘膜21a、21b上，不形成电子供给区域3。
然后，通过实施参照图37A～图54B说明的第二实施方式的第四工序～第七工序，完成图128A～图128E所示的变形例10的半导体装置。
[半导体装置的效果]
变形例10的半导体装置具有应力缓和结构，该应力缓和结构对半导体区域2和电子供给区域3中的至少一方缓和沿主槽9的延伸方向施加的应力。能够缓和使半导体区域2及电子供给区域3结晶生长时的沿主槽9的延伸方向的应力，能够防止膜破裂。由此，能够不降低沟道密度而得到高品质的基板1，能够提供可进行大电流化的半导体装置。
在变形例10的应力缓和结构中，在源电极7与漏电极6之间的区域的外侧，包含与主槽9的表面接触而形成的缓和用绝缘膜21a、21b。通过设置缓和用绝缘膜21a、21b，能够形成半导体区域2及电子供给区域3不生长的区域。即，缓和用绝缘膜21a、21b切断沿着主槽9的延伸方向(Y方向)连续形成的电子供给区域3和半导体区域2。因此，能够缓和沿主槽9的延伸方向的应力。
[第十一变形例]
接着，参照图139A～图146B，对第二实施方式的变形例11的应力缓和结构进行说明。
[半导体装置的结构]
如图139A～139E所示，变形例11的应力缓和结构是在源电极7与漏电极6之间的区域的外侧与主槽9交叉的交叉槽17。交叉槽18形成在连接源电极7和漏电极6之间的沟道区域的外侧。交叉槽18是在与主槽9的延伸方向(Y方向)垂直的方向(X方向)延伸的槽，其深度与主槽9相同或比主槽9深。在交叉槽18的侧面，表现出有与主槽9的侧面不同的结晶面。在交叉槽18的侧面及底面形成有绝缘膜19，但没有形成半导体区域2及电子供给区域3。
这样，交叉槽18在源电极7与漏电极6之间的区域的外侧，沿着与主槽9的延伸方向垂直的方向(X方向)延伸，切断沿着主槽9的延伸方向(Y方向)连续形成的电子供给区域3和半导体区域2。其它结构与第二实施例相同。另外，变形例11的半导体装置的基本动作与第二实施方式相同，因此省略记载。
另外，在变形例11中，表示在源电极7的外侧及漏电极6的外侧双方形成有交叉槽18的例子，但也可以是任意一方。另外，在变形例11中，表示在源电极7的外侧及漏电极6的外侧分别形成一个交叉槽18的例子。但是，可以形成多个独立的交叉槽18。进而，也可以将变形例10的缓和用绝缘膜21a、21b与变形例11的交叉槽18组合实施。即，也可以在源电极7与漏电极6之间的区域的外侧形成沿X方向延伸的缓和用绝缘膜(21a、21b)及交叉槽18。
[半导体装置的制造方法]
接着，说明变形例11的半导体装置的制造方法的一例。关于第四工序～第七工序，由于与第二实施方式相同，所以省略图示及记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第一工序]
首先，如图140A和图140B所示，形成作为用于在基板1的主面上形成主槽9及交叉槽18的掩膜的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。
接着，如图141A和图141B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9及交叉槽18的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9及交叉槽18的预定区域具有开口的形状。
接着，如图142A～142C所示，将剩余的抗蚀剂材料20作为掩膜，对绝缘膜31进行图案化。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图143A及图143B所示，通过氧等离子及硫酸等去除抗蚀剂材料20。
接着，如图144A～144C所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面同时形成主槽9及交叉槽18。交叉槽18形成为交叉槽18的的深度相对于宽度的纵横比为1以上。例如，交叉槽18的深度为500μm左右。这里，虽然表示同时形成主槽9和交叉槽18的例子，但也可以在不同的工序中形成主槽9和交叉槽18。
[第二工序]
接着，如图145A及图145B所示，对于形成主槽9的基板1，通过热CVD法进行缓冲层的生长。具体而言，将基板1导入MOCVD装置内，升温到规定温度(例如600℃)。在温度稳定的情况下，使基板1旋转，以规定的流量将作为原料的三甲基铝(TMA)导入基板1的表面，进行缓冲层的生长。缓冲层的膜厚为数百nm左右。然后，通过在缓冲层上堆积未掺杂杂质的氮化镓(GaN)，形成由缓冲层和非掺杂氮化镓层构成的半导体区域2。非掺杂氮化镓层的膜厚由要求耐压值决定，在本变形例中，例如作为5μm进行说明。
此时，交叉槽18的侧面表现出有与主槽9的侧面不同的结晶面。因此，在交叉槽18的侧面不形成半导体区域2。
[第三工序]
接着，如图146A和图146B所示，通过与在第二工序中说明的方法相同的方法，形成由氮化铝镓(AlGaN)构成的电子供给区域3。电子供给区域3的膜厚优选为数～数十nm。
此时，交叉槽18的侧面表现有与主槽9的侧面不同的结晶面。因此，在交叉槽18的侧面不形成电子供给区域3。
之后，通过实施参照图37A～图54B说明的第二实施方式的第四工序～第七工序，完成图139A～图139E所示的变形例11的半导体装置。
[半导体装置的效果]
变形例11的半导体装置具有应力缓和结构，该应力缓和结构对半导体区域2和电子供给区域3中的至少一方缓和沿主槽9的延伸方向施加的应力。能够缓和使半导体区域2及电子供给区域3结晶生长时的主槽9向延伸方向的应力，能够防止膜破裂。由此，能够不降低沟道密度而得到高品质的基板1，能够提供可进行大电流化的半导体装置。
在变形例11的应力缓和结构中，包括在源电极7与漏电极6之间的区域的外侧与主槽9交叉的交叉槽18。通过设置交叉槽18，能够形成半导体区域2和电子供给区域3不生长的区域。即，交叉槽18切断沿着主槽9的延伸方向(Y方向)连续形成的电子供给区域3和半导体区域2。因此，能够缓和沿主槽9的延伸方向的应力。
[第十二变形例]
接着，参照图139A～图150，对第二实施方式的变形例12的应力缓和结构进行说明。
[半导体装置的结构]
变形例12的半导体装置具备至少两个半导体装置(第一半导体装置和第二半导体装置)。两个半导体装置可以是第二实施方式的半导体装置，也可以是变形例1～变形例11的半导体装置。另外，也可以是后述的第三实施方式或第四实施方式的半导体装置。另外，两个半导体装置可以相同，也可以不同。不限于两个，也可以具备三个以上的半导体装置(第三半导体装置……)。
如图147A和147B所示，第一半导体装置100a和第二半导体装置100b共有基板1，并且经由形成连接槽23的连接区域在主槽9的延伸方向(Y方向)上相邻。如图147B所示，作为变形例12的应力缓和结构，是第一半导体装置100a所具备的主槽9即第一主槽9和第二半导体装置100b所具备的主槽9即第二主槽由连接槽23连接，该连接槽23的侧面的至少一部分表现出有与第一主槽和所述第二主槽的侧面不同的结晶面。
第一主槽的延伸方向和第二主槽的延伸方向平行，但配置在不同的直线上。换言之，第一主槽的侧面与第二主槽的侧面平行，但配置在不同的平面上。连接槽23分别相对于第一主槽的延伸方向和第二主槽的延伸方向倾斜。换言之，连接槽23的侧面相对于第一主槽的侧面和第二主槽的侧面倾斜。
另外，变形例12的半导体装置的动作及制造方法与实施方式2相同，省略说明。
[半导体装置的效果]
变形例12的半导体装置具有应力缓和结构(连接槽23)，该应力缓和结构对半导体区域2和电子供给区域3中的至少一方缓和沿主槽9的延伸方向施加的应力。能够缓和使半导体区域2和电子供给区域3结晶生长时向主槽9(第一主槽、第二主槽)的延伸方向的应力，能够防止膜破裂。由此，能够不降低沟道密度而得到高品质的基板1，能够提供可进行大电流化的半导体装置。
在变形例12的应力缓和结构中，包括与第一半导体装置100a的第一主槽和第二半导体装置100b的第二主槽连接的连接槽23，该连接槽23的侧面的至少一部分表现出有与第一主槽和所述第二主槽的侧面不同的结晶面。因此，半导体区域2和电子供给区域3形成在第一主槽和第二主槽的侧面，但不形成在连接槽23的侧面。因此，可以在第一半导体装置100a和第二半导体装置100b之间形成半导体区域2和电子供给区域3不生长的连接区域。即，连接槽23切断沿着主槽9的延伸方向(Y方向)连续形成的电子供给区域3和半导体区域2。因此，能够缓和向主槽9的延伸方向的应力。
另外，作为连接槽23的第一替代例，如图148所示，也可以是在其侧面表现出2个以上不同的结晶面的连接槽24。连接槽24在俯视下具有台阶形状。在第一半导体装置100a和第二半导体装置100b之间的一部分，可以形成半导体区域2和电子供给区域3不生长的区域。
作为连接槽23的第二替代例，如图149所示，也可以是在其侧面表现出2个以上不同的结晶面的连接槽25。在连接槽25的侧面，表现出2个不同的结晶面。另外，第一主槽的延伸方向和第二主槽的延伸方向平行且配置在同一直线上。换言之，第一主槽的侧面和第二主槽的侧面平行且配置在同一平面上。
作为连接槽23的第三替代例，如图150所示，第一半导体装置100a的第一主槽9a的延伸方向和第二半导体装置100b的第二主槽9b的延伸方向不平行，相互倾斜。在连接区域26中，第一主槽9a与第二主槽9b连接。在第一主槽9a与第二主槽9b连接的连接区域26中，在使半导体区域2和电子供给区域3结晶生长时向第一主槽和第二主槽的延伸方向的应力被切断。因此，能够缓和该应力。
变形例12通过与变形例10及变形例11组合，能够进一步缓和向主槽的延伸方向的应力。即，在变形例12的连接区域中，也可以组合缓和用绝缘膜21a、21b及交叉槽18的至少一方。
(第三实施方式)
接着，参照图151A至图156B说明第三实施方式。第三实施方式与第二实施方式不同的是，半导体装置具有第一场板电极11。关于与第二实施方式重复的结构，引用符号而省略其说明，以下，以不同点为中心进行说明。
[半导体装置的结构]
如图151A～151C所示，第一场板电极11形成在栅电极5与漏电极6之间，并以埋入主槽9的方式形成。另外，第一场板电极11形成为经由绝缘膜13与电子供给区域3接触。另外，第一场板电极11与源电极7或栅电极5同电位。
[半导体装置的动作]
与第二实施方式同样，如果使栅极-源极间电压比规定的阈值小，则从栅电极5经由电子供给区域3向半导体区域2扩散耗尽层，二维电子气体层4消减。由此，晶体管处于断开状态，电流被切断。此时，在源极-漏极间瞬时施加高电压。由此，耗尽层从栅电极5向漏电极6扩展。此时，电场从漏电极6向栅电极5施加，由于在栅电极5的漏电极6侧的端部产生电场集中，因此，产生半导体装置的耐压降低。
在第三实施方式中，在栅电极5和漏电极6之间形成第一场板电极11，来自漏电极6的电场的一部分施加到第一场板电极11，能够缓和栅电极5端部的电场集中，因此，能够防止耐压下降。第一场板电极11由与配线电极14相同材质的金属构成。
[半导体装置的制造方法]
接着，说明第三实施方式的半导体装置的制造方法的一例。关于第一工序～第六工序，由于与第二实施方式相同，所以省略记载。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第七工序]
接着，如图152A和图152B所示，在电子供给区域3及栅电极5上堆积绝缘膜13，作为保护膜使用，使基板1向高速热处理装置(RTA)移动，在800～1000℃左右的高温下进行数十秒的热处理。作为绝缘膜13，可以使用氮化硅膜，作为堆积方法，可以使用LPCVD法。
接着，如图153所示，在绝缘膜13上形成抗蚀剂材料16，形成用于与阴电极7、阳电极6及栅电极5各自的电极电连接的图案。
接着，如图154A及图154B所示，将抗蚀剂材料16用作掩膜，通过干式蚀刻法或湿式蚀刻法去除绝缘膜13。湿式蚀刻可以应用热磷酸。
接着，如图155A和图155B所示，去除抗蚀剂材料16，使用蒸镀法、喷射法等埋入成为配线电极14和第一场板电极11的金属。
接着，如图156A和图156B所示，使用抗蚀剂材料16和抗蚀剂材料16a进行配线电极14和第一场板电极11的图案化。形成抗蚀剂材料16，进行配线电极14的图案化。同时，形成抗蚀剂材料16a，还进行第一场板电极11的图案化。最后，去除抗蚀剂材料16和抗蚀剂材料16a，如图151A～151C所示，形成配线电极14a～14c以及第一场板电极11。
[半导体装置的效果]
根据第三实施方式，第一场板电极11以埋入主槽9的方式形成。通过将第一场板电极11埋入主槽9，与利用平面的半导体装置相比，能够提高电极的面积效率。另外，在栅电极5和漏电极6之间形成第一场板电极11，来自漏电极6的电场的一部分施加到第一场板电极11，能够缓和在栅电极5端部的电场集中，因此，能够防止耐压下降。
第一场板电极11不仅可以应用于晶体管，也可以应用于第一实施方式的半导体装置即二极管。在这种情况下，在阴电极7和阳电极6之间，形成第一场板电极11，使其经由绝缘膜与电子供给区域3接触。获得与第三实施方式相同的效果。
(第四实施方式)
接着，参照图157A～图168C，对第四实施方式进行说明。第四实施方式与第二实施方式不同的是，半导体装置具有第二场电极12。关于与第二实施方式重复的结构，引用符号而省略其说明，以下，以不同点为中心进行说明。
[半导体装置的结构]
如图157A～157C所示，第二场板电极12形成在与基板1的主面相对的背面，对半导体区域2以及电子供给区域3进行电绝缘。另外，第二场板电极42在基板1的背面形成有主槽9的柱部形成。柱部形成于栅极-漏极间。即，在主槽9的延伸方向上的栅电极5与漏电极6之间，在基板1内至少一部分与主槽9的侧面相对的方式形成第二场板电极12。
[半导体装置的动作]
与第二实施方式同样，如果使栅极-源极间电压比规定的阈值小，则从栅电极5经由电子供给区域3向半导体区域2扩散耗尽层，二维电子气体层4消减。由此，晶体管处于断开状态，电流被切断。此时，在源极-漏极间瞬时施加高电压。由此，耗尽层从栅电极5向漏电极6扩展。此时，电场从漏电极6向栅电极5施加，由于在栅电极5的漏电极6侧的端部产生电场集中，因此，产生半导体装置的耐压下降。
与栅电极5或源电极7同电位的第二场板电极42形成为埋入在与基板1的主面相对的背面的栅极-漏极间，能够缓和栅极-漏极间的电场集中。由此可以实现高耐压化。
[半导体装置的制造方法]
接着，说明第四实施方式的半导体装置的制造方法的一例。关于第二工序～第七工序，由于与第二实施方式相同，所以省略记载。在第四实施方式中，在第七工序之后，进一步实施第八工序。另外，即使是相同工序，对于与第二实施方式重复的部分也省略记载。
[第一工序]
首先，如图158A及图158B所示，形成作为用于在基板1的主面上形成主槽9的掩膜材料的绝缘膜31。绝缘膜31例如由氧化硅膜(SiO2)构成，具有数μm左右的厚度。绝缘膜31通过热CVD法和等离子CVD法的化学气相堆积法堆积在基板1上。选择基板1以使主槽9的侧面成为硅结晶面。另外，硅结晶面为(111)面。
接着，如图159A及159B所示，通过光刻法，在绝缘膜31的上面涂布抗蚀剂材料20，选择性地去除形成主槽9的预定区域。即，将抗蚀剂材料20图案化为在形成主槽9的预定区域内具有开口的形状。
接着，如图160A及图160B所示，以剩余的抗蚀剂材料20为掩膜，图案化绝缘膜31。图案化可以通过使用氟酸的湿式蚀刻、反应性离子蚀刻等干式蚀刻来进行。
绝缘膜31的图案化完成后，如图161A及图161B所示，通过氧等离子及硫酸等去除抗蚀剂材料20。
接着，如图162A及图162B所示，将图案化的绝缘膜31作为掩膜，通过干式蚀刻法，在基板1的主面形成主槽9。更具体而言，形成沿着基板1的主面的一方向(Y轴方向)延伸的主槽9。主槽9形成为主槽9的深度相对于宽度的纵横比为1以上。例如，主槽9的宽度为20μm左右，深度为500μm左右。
接着，如图163A～163C所示，相对于形成了主槽9的基板1的背面，形成成为掩膜材料的绝缘膜40。绝缘膜40的膜厚优选为数μm。作为绝缘膜40，可以使用氧化硅膜，作为堆积方法，可以使用热CVD法和等离子CVD法。
接着，如图164A～164C所示，在绝缘膜40上形成抗蚀剂材料16。然后，如图165A～165C所示，形成用于形成与主槽9的侧面相对的第二场板电极12的图案。
接着，如图166A～166C所示，将图案化的抗蚀剂材料16作为掩膜，对绝缘膜40进行蚀刻，在基板1的背面形成用于形成背面槽10的掩膜。然后，通过氧等离子或硫酸等去除抗蚀剂材料30。
接着，如图167A～167C所示，将绝缘膜40作为掩膜，通过干式蚀刻法，在基板1的背面形成背面槽10。然后，通过使用氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻去除绝缘膜13。
[第八工序]
在实施了第七工序之后，如图168A～图168C所示，在基板1的整个背面使用蒸镀法、喷射法等形成第二场板电极12。由此，完成图157A～157C所示的半导体装置。
[半导体装置的效果]
根据第四实施方式，第二场电极12与基板1的背面接触而形成。由此，能够将基板1的背面作为场板电极而利用。与从基板1的主面进行配线的情况相比，由于能够减少主面的配线，所以能够提供不需要繁杂的配线，可简便制作的半导体装置。另外，由于能够确保在基板1的背面形成的第二场板电极12和半导体区域2之间的绝缘性，所以能够实现高耐压化。另外，与栅电极5或源电极7同电位的第二场板电极12以埋入于基板1的背面的栅极-漏极间的方式形成，能够缓和栅极-漏极间的电场集中。由此，可以实现高耐压化。
第二场电极12不仅适用于晶体管，还适用于第一实施方式的半导体装置即二极管。在这种情况下，第二场板电极12形成在主槽9的延伸方向上的阴电极7和阳电极6之间，且基板1内至少一部分与主槽9的侧面相对的方式形成。获得与第四实施方式相同的效果。
(其他实施方式)
如上所述，本发明虽然根据实施方式进行了记载，但是不应该理解为构成该公开的一部分的论述及附图来限定本发明。根据该公开，本领域的技术人员将明白各种替代实施方式、实施例和运用技术。
例如，在上述的实施方式中，说明了使用氮化镓的半导体装置的制造，但也可以使用氮化镓以外的材料，例如也可以使用砷化镓(GaAs)、磷化铟(InP)。
这样，本发明当然包含在此未记载的各种实施方式等。因此，本发明的技术范围仅由上述说明中适当的请求项所涉及的发明特定事项决定。
符号说明
1 基板
2 半导体区域
3 电子供应区域
4 二维电子气体层
5 栅电极(第三电极)
6 阴电极、漏电极(第二电极)
7 阳电极、源电极(第一电极)
9 主槽
11 第一场板电极
12 第二场板电极
17 电极槽
18 交叉槽(应力缓和结构)
21a、21b 缓和用绝缘膜(应力缓和结构)
23、24、25 连接槽(应力缓和结构)
26 连接区域(应力缓和结构)。
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